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[原创] 论国内集成电路制造产业的工艺技术缺失之ESD/EOS损失解决

[原创] 论国内集成电路制造产业的工艺技术缺失之ESD/EOS损失解决

这里不谈集成电路(IC)制造的核心设备、集成电路设计技术,只讨论集成电路制造产业落地实施中切实存在的不足-生产制造工艺。  暂且从集成电路制造的后端说起-IC封装与测试。
  传统的IC封装流程为,wafer dicing/singulation-Die bonding/attachment-Plasma cleaning-Wire bonding-Molding-Functional Testing-Burn-in Test。而其中易于出现die/IC ESD/EOS损坏的工序集中在Die Bonding、Wire bonding、Functional Testing以及Burn-in。而现今的IC设计中,Plasma cleaning工序也不是出现ESD/EOS不良损失。而这些单工序的ESD/EOS不良损失率大都超出0.05%。
  而较新的封装技术flip-chip封装工艺、wafer level package(WLP)等封装流程引入了更多的ESD/EOS风险工序。
  惨淡的现状是,国内的IC封测企业应对生产中遇到的ESD/EOS不良损失解决,严重缺乏有效的生产工序现场ESD/EOS风险勘测分析以及有效的针对性解决措施,不少IC封装工厂的ESD/EOS防护只是停留在机械比照ANSI/ESD S20.20等的行业标准。甚至是在集成电路制造上有长期积累的台湾IC封装企业(苏州的AXX,上海的CXXXXXX等),也在自己的工厂中存在着不低的ESD/EOS不良损失,例如,当下某企业仍在发生的Burn-in工序遇到1%以上的EOS不良。
  看待IC封测企业生产中的ESD/EOS不良损失(大多是破坏性损坏,不可修复),不单单是意味着这些企业的生产成本增加,更加令人担忧的是,由于IC封测过程中的ESD/EOS防护措施有效性存在缺失,即使是100%测试OK的IC,其中必然存在一定比例的潜在性失效。而存在潜在性失效的IC的可行性降低,在IC客户的后端装配乃至于可靠性测试中,必然会导致一定比例的过早(功能性异常或关键技术参数指标超规)失效。

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