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[原创] 论国内集成电路制造产业的工艺技术缺失之ESD/EOS损失解决

[原创] 论国内集成电路制造产业的工艺技术缺失之ESD/EOS损失解决

这里不谈集成电路(IC)制造的核心设备、集成电路设计技术,只讨论集成电路制造产业落地实施中切实存在的不足-生产制造工艺。  暂且从集成电路制造的后端说起-IC封装与测试。
  传统的IC封装流程为,wafer dicing/singulation-Die bonding/attachment-Plasma cleaning-Wire bonding-Molding-Functional Testing-Burn-in Test。而其中易于出现die/IC ESD/EOS损坏的工序集中在Die Bonding、Wire bonding、Functional Testing以及Burn-in。而现今的IC设计中,Plasma cleaning工序也不是出现ESD/EOS不良损失。而这些单工序的ESD/EOS不良损失率大都超出0.05%。
  而较新的封装技术flip-chip封装工艺、wafer level package(WLP)等封装流程引入了更多的ESD/EOS风险工序。
  惨淡的现状是,国内的IC封测企业应对生产中遇到的ESD/EOS不良损失解决,严重缺乏有效的生产工序现场ESD/EOS风险勘测分析以及有效的针对性解决措施,不少IC封装工厂的ESD/EOS防护只是停留在机械比照ANSI/ESD S20.20等的行业标准。甚至是在集成电路制造上有长期积累的台湾IC封装企业(苏州的AXX,上海的CXXXXXX等),也在自己的工厂中存在着不低的ESD/EOS不良损失,例如,当下某企业仍在发生的Burn-in工序遇到1%以上的EOS不良。
  看待IC封测企业生产中的ESD/EOS不良损失(大多是破坏性损坏,不可修复),不单单是意味着这些企业的生产成本增加,更加令人担忧的是,由于IC封测过程中的ESD/EOS防护措施有效性存在缺失,即使是100%测试OK的IC,其中必然存在一定比例的潜在性失效。而存在潜在性失效的IC的可行性降低,在IC客户的后端装配乃至于可靠性测试中,必然会导致一定比例的过早(功能性异常或关键技术参数指标超规)失效。

技术篇连载:泰克CEO为您解读低噪声背后的科学(附有奖下载)

回复 1# copper_hou

ESD & EOS Issues in IC Assembly and Testing Production Stage-open sharing.gif
2018-6-13 20:26

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每道工序中导致存在着多大的ESD(HBM/MM/CDM)电压,经过如何控制可以达到多少指标,这个可以做到有量化数据么,

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回复 3# yanggeng007
你这个回复在国内非常具有行业代表性。  但当今的电子制造领域,无论是晶圆制造、IC封测还是SMT装配、整机组装,HBM(Human Body Model)的ESD情形已经极少存在。至少在晶圆制造、IC封测与SMT生产线中可以说现实中已不存在人体静电对电子器件放电的ESD事件了。之所以国内的电子企业每每谈ESD,都仍然重点关注HBM,源于电子业内最早关注ESD对电子器件造成损坏的是早期的IC封装(长长的DIP引脚),而那时的电子制造生产工序很多还是人员手持产品操作的,这个阶段最早出现在IC诞生的美国,大约是1960年代。所以,业界最早开始关注ESD主要就是由于人体静电对电子器件放电造成的损坏情形。但电子器件的持续高集成度封装技术与自动化生产工序,使得1990年代开始,人员直接手持操作电子器件的工序已大幅减少。
  无奈国内整个电子制造业对ESD的关注程度远远不够,大多停留于按行业标准的条框来进行ESD管控,而并没有进一步深入到详细勘测每个生产工序的ESD风险变化、以及研究制订相适应的有效解决措施的实践积累,以至于当前的国内ESD管控现状仍然是重心放在人体静电的管控上。
   当今电子制造中的ESD风险,人体静电的HBM已经越来越少,但是CDM(Charged Device Model,器件带电放电模型)的ESD情形以及CDM ESD导致的电子器件的功能性失效或潜在性失效却是占了最大比重的一类。

CDM ESD Failure Analysis.gif
2018-9-18 15:31


图1. IC封测厂典型的CDM ESD失效风险-电测工序


  而关于有效管控每个生产工序的ESD风险,是建立在了解电子器件的各种ESD敏感度,结合勘测生产工序的ESD风险水平,进而确定该工序的ESD风险是高还是低。以CDM ESD为例,如果电子器件的CDM ESD最大承受电压是250V,那么在电测工序中,该电子器件的静电带电就不应超过250V,否则,就是CDM ESD失效风险高。

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