关于版图上的一个问题

s橙子s · 发表于 2018-4-22 09:40:45

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本帖最后由 s橙子s 于 2018-4-22 09:45 编辑

smic工艺库中有一个DRC_rule是说多晶硅最好要被SN或者SP图层包起来。在画一些管子的栅极连接时会用多晶硅来连线，但这部分连线多晶硅我并没有用图层包起来，这样会影响到最后电路的制造或者性能么。

s橙子s · 发表于 2018-4-22 09:52:08

深蓝色是多晶硅，黄点区域是选择注入P掺杂，浅蓝色斜线区域是选择注入N掺杂。论坛里有用过Smic的大神，还望过来指点一二

lwq_119 · 发表于 2018-4-23 15:50:55

回复 1# s橙子s

深亚微米工艺会有这个要求，对poly是个保护

s橙子s · 发表于 2018-4-23 19:05:05

回复 3# lwq_119

额，能不能在仔细说一说，还望赐教。另外如果不包的话不会影响电路的性能吧，或者说不修改这个错误，流片回来电路还是可以工作的吧。

感谢回帖呀，非常感谢

IvenC · 发表于 2020-1-19 11:29:33

不是很清楚不包裹的具体后果，但是我前辈都是把sn sp连到一起来包裹GT的。

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