[求助]UVM的regmodel的后门操作赋值

xcan2012 · 发表于 2017-11-13 13:33:50

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请问各位大神，UVM的寄存器模型的后门操作中，它的一个寄存器最大只能存放64bit的数据，但是，现在我的设计里面有个128bits的寄存器想要通过后门操作来进行赋值，请问一下，我如何去实现呢？

xcan2012 · 发表于 2017-11-13 13:54:19

自己解决了，可以通过例化两个uvm_reg，对一个128bits的寄存器，进行高64bits和低64bits赋值两次

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