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[原创] 采样保持电路,采样后保持时间可以设计到多长?

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发表于 2016-4-4 09:39:29 | 显示全部楼层 |阅读模式

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设计采样保持电路,电路的保持时间一般是什么数量级?能达到10ms以上吗?有大神知道吗?找不到相关的数据资料和论文!
发表于 2016-4-4 09:52:10 | 显示全部楼层
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发表于 2016-4-4 11:34:01 | 显示全部楼层
回复 1# tiancai3385

10ms时间挺长的,要看采样保持的具体要求,要做总有办法的。
要是单纯看漏电,10ms会漏掉大部分电荷。
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发表于 2016-4-4 11:51:53 | 显示全部楼层
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 楼主| 发表于 2016-4-4 15:07:38 | 显示全部楼层
回复 3# leave22


   谢谢你的信息。

   我觉得很难实现,如果从时间常数角度来看看,很难全集成实现~~保持时间在1ms以下(也就是高于1KHz),换是可以实现的。期待有人知道相关信息~
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发表于 2016-4-4 18:29:43 | 显示全部楼层
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发表于 2016-4-4 18:40:34 | 显示全部楼层
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发表于 2016-4-4 19:14:25 | 显示全部楼层


   
回复  leave22


   谢谢你的信息。

   我觉得很难实现,如果从时间常数角度来看看,很难全集成实现 ...
tiancai3385 发表于 2016-4-4 15:07



只是pn结漏电流1pA,电容1pF,1pA*10ms/1pF=10mV。不够的话用CLK刷新也可以。
你得要提出具体的设计要求,不然2Vpp,10mV也有7-8bit的精度。
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