芯片做系统级ESD时出现死机、低功耗模式下电流偏大现象，尤其在做负电压ESD时。

xdylang

我们的一个SOC芯片做系统级ESD时容易出现死机、低功耗模式下电流偏大现象，尤其在做负电压ESD时更容易出现此问题。1.做ESD实验的方法：系统上电，运行用户系统程序，然后±15KV对系统板进行空气放电（按照系统级ESD标准做）
2.一定次数后（如10000次）芯片现象：（1）芯片死机，cpu不跑，连看门狗都不会复位了，已经排除看门狗时钟停掉的可能。
（2）有时芯片内部1.5v输出的LDO电压会跌至0.7v，在芯片内部及外部对LDO输入脚加电阻，对地加电容改善不大。
（3）芯片低功耗模式时电流偏大很多，但芯片各模块功能却都正常，EMMI实验竟然看不出来电流集中在哪个地方。
希望大家给点意见，集思广益，现在能想到的办法都试过，但都被否定了，连根本原因都还不能确定。

ruinsnku

是用IEC-61000-4-2的测试方法吗？空气放电试验的时候测试点位置附近只有soc吗？会不会是系统板上soc之外的其他辅助芯片出问题？

xdylang

是IEC-61000-4-2标准，不过我们测试时静电放电速率会更快，大概每秒十几次，放电次数几万次。系统板上没有其他的soc芯片，也排除了系统板上其他辅助芯片的问题。。而且负电压ESD时更糟。

xdylang

回复 2# ruinsnku

是IEC-61000-4-2标准，不过我们测试时静电放电速率会更快，大概每秒十几次，放电次数几万次。系统板上没有其他的soc芯片，也排除了系统板上其他辅助芯片的问题。。而且负电压ESD时更糟。

ruinsnku

想起来一个问题，你们的系统版上是不是只有soc芯片，没有加片外的ESD防护芯片啊？ 系统的ESD防护是不是只是依靠SOC的片内全芯片ESD防护？ 如果是这样的话，系统级测试过不了IEC的15kV (air contact) 应该是很正常的，你们有没有尝试过6kV、8kV这样的测试能不能过？
不知道你们做没做HBM测试来验证整个芯片的ESD防护能力，不过片内的ESD防护措施一般都是针对HBM，MM这种模型的，主要是为了避免芯片在生产/封装等过程中的良率损耗，板级系统应用一般还是要加片外的ESD防护器件。

xdylang

回复 5# ruinsnku


1. 系统级的ESD防护只做了在芯片IO引脚上串电阻，其它的没做。2. 没有详细测过低压下的ESD，明天可以试一下。
3. 专门做过芯片级ESD试验（HBM/MM/CM）,结果都pass。latch up试验也是pass的

ruinsnku

回复 6# xdylang


   如果HBM的测试只测到了2kV通过，系统板上IO处也没有添加片外防护芯片，那么在IEC下的系统级ESD测试fail也不足为怪了。毕竟芯片本身的全芯片ESD设计主要是针对HBM/MM/CDM这类模型的，主要是为了防止生产/运输等非系统应用过程中的静电损坏，而且从系统应用的IEC模型也可以看出它相对前者的苛刻性，所以我觉得这种芯片本身的防护能力对要求更高的系统应用来说是远远不足的。
貌似一些厂家的系统设计板上都会有片外的ESD防护。所以如果想得到一个更好的系统级ESD性能，还是加片外ESD防护芯片更为可靠。仅供参考。

math123

ESD要求这么严格，这个系统的应用是那方面的啊,合格的情况是系统不损坏(以及系统工作不受干扰，不重启)？
    这个15kV的空气放电有可能落在芯片的任何引脚上吗？要是芯片本身的标准是2kV的话，不是要每个引脚都要加ESD器件（芯片外）吗，如果这个ESD放电可落在PCB系统板的任何走线上，这个ESD防护难度似乎比较大啊

kawo

tvs管

kawo

回复 1# xdylang


   之后有改进么？ tvs管试试