悬赏 《一种非二进制权重的高能效比逐次比较型模数转换器》文章下载

雨丝

悬赏 《一种非二进制权重的高能效比逐次比较型模数转换器》文章下载

悬赏金额: 200 信元资产

《一种非二进制权重的高能效比逐次比较型模数转换器》,万鑫;谈熙;-固体电子学研究与进展2013年第04期 摘　要：介绍了一种非二进制权重的高能效比逐次比较型模数转换器。该ADC采用了非二进制权重的电容结构以降低工艺失配对性能的影响,极大地减小了总电容的值;使用了自适应时钟来实现每一位的量化,提高了采样频率,并且不需要外界提供高速时钟;采用了注入扰动的最小均方校准算法,用很小的电路代价实现了后台数字校准。本芯片在SMIC 0.13μm工艺上实现,芯片模拟部分核心面积为0.042mm2,数字校准模块面积为0.04mm2,芯片工作在25MHz采样率时功耗为2.8mW,信噪失真比为58.6dB,有效位数为9.5位。 【出　处】 《固体电子学研究与进展》2013年 第4期 382-388页　共7页　 【收　录】 中文科技期刊数据库 悬赏200信元，限今天18：30之前。

雨丝

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semico_ljj

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adccoltd

看了一下，思路几乎与刘文波jssc那篇一模一样

雨丝

看了一下，思路几乎与刘文波jssc那篇一模一样
adccoltd 发表于 2013-12-25 18:16

                               
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    哪篇？能贴一下吗？

A 12-bit, 45-MSs, 3-mW Redundant Successive-Approximation-Register Analog-to-Digital Converter With Digita

是这个吗？

雨丝

看了一下，思路几乎与刘文波jssc那篇一模一样
adccoltd 发表于 2013-12-25 18:16

                               
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哪篇？能贴一下吗？

是这个吗？

做了一个传统的校准方式的，校准数字电路太大了，本来想比pipeline省面积的，但是现在看面积优势不大。

adccoltd

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   正是，不过加上校正的电路后确实面积小不了，如果你pipeline比较紧凑的话，那sar不存在面积优势，你要做10b的话直接版图匹配好就行了，那样面积最小

雨丝

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   正是，不过加上校正的电路后确实面积小不了，如果你pipeline比较紧凑的话，那sar不存在 ...
adccoltd 发表于 2013-12-26 09:54

                               
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以前见过一个IP，用的非二进制SAR,面积非常小，12bit  多路时间交织到160M，面积不到0.1.

最主要的是，SAR做完以后换工艺方便，Pipeline每次换工艺相当于重做了。

雨丝

看了一下liuwenbo的博士论文和JSSC 2011 nov的文章，复旦这个完全照抄的啊！