EE笔试/面试题目最全集合分类--IC设计(附答案！)

semico_ljj

EE笔试/面试题目最全集合分类--IC设计(附答案！)

35页的word，EE各类问题都涉及了！

例如:

2、FPGA和ASIC的概念，他们的区别。（未知）
答案：FPGA是可编程ASIC。
   ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一  个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与 门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点
3、什么叫做OTP片(OTP（一次性可编程）)、掩膜片，两者的区别何在？（仕兰微面试题目）
OTP与掩膜 OTP是一次性写入的单片机。过去认为一个单片机产品的成熟是以投产掩膜型单片机为标志的。由于掩膜需要一定的生产周期，而OTP型单片机价格不断下降，使得近年来直接使用OTP完成最终产品制造更为流行。它较之掩膜具有生产周期短、风险小的特点。近年来，OTP型单片机需量大幅度上扬，为适应这种需求许多单片机都采用了在片编程技术(In System Programming)。未编程的OTP芯片可采用裸片Bonding技术或表面贴技术，先焊在印刷板上，然后通过单片机上引出的编程线、串行数据、时钟线等对单片机编程。解决了批量写OTP 芯片时容易出现的芯片与写入器接触不好的问题。使OTP的裸片得以广泛使用，降低了产品的成本。编程线与I/O线共用，不增加单片机的额外引脚。而一些生产厂商推出的单片机不再有掩膜型，全部为有ISP功能的OTP。
4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）
5、描述你对集成电路设计流程的认识。(一般来说asic和fpga/cpld没有关系！fpga是我们在小批量或者实验中采用的，生活中的电子器件上很少见到的。而asic是通过掩膜的高的，它是不可被修改的。至于流程，应该是前端、综合、仿真、后端、检查、加工、测试、封装。
我是做路由器asic设计的可能你上网用的网卡还有路由器就是我们公司的，呵呵，流程基本如此！)（仕兰微面试题目）



李开复的一道面试题:

李开复：问你一个跟计算机有点儿关系的问题。今天如果你有一千个苹果，有十个 箱子，那么现在我要把一千个苹果放进十个箱子里面，放完之后，我希望不管永华同 学(北大一学生)跟我要多少苹果，我都可以整箱整箱给他，这个问题有解吗？

解: 第一个到第九个箱子分别放1，2，4，8，16，...256。第十个箱子 放1000－511＝489。 这样如要取的苹果数小于等于511则用前九个箱子的苹果来搞定，如要323＝101000011即256＋64 ＋...＋2＋1。如要的数M大于511且小于等于 1000，则取489＋（M－489），M－489小于等于511取法和前述方法一


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[ 本帖最后由 semico_ljj 于 2007-2-1 15:13 编辑 ]

semico_ljj

这是我目前看到的最全面的合集！

semico_ljj

，成功！

semico_ljj

描述CMOS电路中闩锁效应产生的过程及最后的结果？
Latch-up 闩锁效应，又称寄生PNPN效应或可控硅整流器( SCR, Silicon Controlled Rectifier )效应。在整体硅的CMOS管下，不同极性搀杂的区域间都会构成P-N结，而两个靠近的反方向的P-N结就构成了一个双极型的晶体三极管。因此CMOS管的下面会构成多个三极管，这些三极管自身就可能构成一个电路。这就是MOS管的寄生三极管效应。如果电路偶尔中出现了能够使三极管开通的条件，这个寄生的电路就会极大的影响正常电路的运作，会使原本的MOS电路承受比正常工作大得多的电流，可能使电路迅速的烧毁。Latch-up状态下器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。（仕兰微面试题目）

semico_ljj

半导体工艺中，掺杂有哪几种方式？（仕兰微面试题目）
      根据掺入的杂质不同，杂质半导体可以分为N型和P型两大类。 N型半导体中掺入的杂质为磷等五价元素，磷原子在取代原晶体结构中的原子并构成共价键时，多余的第五个价电子很容易摆脱磷原子核的束缚而成为自由电子，于是半导体中的自由电子数目大量增加，自由电子成为多数载流子，空穴则成为少数载流子。P型半导体中掺入的杂质为硼或其他三价元素，硼原子在取代原晶体结构中的原子并构成共价键时，将因缺少一个价电子而形成一个空穴，于是半导体中的空穴数目大量增加，空穴成为多数载流子，而自由电子则成为少数载流子。

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模拟的面试题???????????

semico_ljj

模拟、数字、系统设计、验证方法等等都涉及了！