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[求助] 纠结的读写

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发表于 2013-3-9 22:17:56 | 显示全部楼层 |阅读模式

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在存储器中如何实现前半周期读,后半周期写呢???
发表于 2013-3-9 22:42:46 | 显示全部楼层
我觉得应该是读由posedge clock触发,写由negedge clock触发。right?
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 楼主| 发表于 2013-3-11 08:37:19 | 显示全部楼层
回复 2# syrtic
但一个周期内,若是上升沿读,下降沿写的话,那么如果读写的是同一地址单元不就冲突了吗,该如何解决这个问题呢?本人是想在写完成后,能够读到同一地址单元最新写入的值,这该怎么办呢?
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发表于 2013-4-3 01:21:41 | 显示全部楼层
你是说SRAM电路么?它可以做成self timing的呀,用时钟沿触发,然后得到多个不同相位的脉冲,这些脉冲用来同步电路中的各步骤。

如果你不是做SRAM电路,只是用sram block的话,可以用dual port ram,然后每个port用不同相位的时钟。
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发表于 2013-5-9 14:28:59 | 显示全部楼层
你说的这个单周期实现不了,实现了也是实际的double rate,还是提高运行频率试试吧
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发表于 2013-5-9 15:05:16 | 显示全部楼层
双口RAM可能是比较容易实现又能保证 access sequence的好方法。

另外,这种双沿的方法应尽量避免,根据你的需求,或许可以采用其他方法解决,
比如在pipeline设计里面,store本身不是问题,如果你提高load的效率,
可以用pipeline+data forwards处理。
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发表于 2013-5-9 18:55:15 | 显示全部楼层
试是锁相环PLL吧,将ram的频率提高两倍
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发表于 2013-5-10 15:17:09 | 显示全部楼层
pipeline应该是相对简单的解决方法
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发表于 2013-5-24 11:38:08 | 显示全部楼层
你说的可是ddr2, 不过好像在上升沿和下降沿同时读或写, 一个读,另一个写,有点难度, 可以看看ddr2,有什么新发现, 记得回来写几句.
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发表于 2018-12-22 16:17:39 | 显示全部楼层
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