Pipeline Analog-to-Digital Converters for WideBand Wireless Communications

kevinwjs

1 Introduction 1
1.1 Motivation for the Thesis . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 Research Contribution . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.3 Organization of the Thesis . . . . . . . . . . . . . . . . . . . . . . . . 5
2 Wide-Band Analog-to-Digital Converters 9
2.1 Ideal A/D Converter . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
2.2 A/D Converter Specifications . . . . . . . . . . . . . . . . . . . . . . . 10
2.2.1 Static Specifications . . . . . . . . . . . . . . . . . . . . . . . 10
2.2.2 Dynamic Specifications . . . . . . . . . . . . . . . . . . . . . 12
2.2.2.1 Signal-to-Noise Ratio . . . . . . . . . . . . . . . . . 12
2.2.2.2 Total Harmonic Distortion . . . . . . . . . . . . . . . 13
2.2.2.3 Signal-to-Noise and Distortion Ratio . . . . . . . . . 13
2.2.2.4 Spurious Free Dynamic Range . . . . . . . . . . . . 14
2.2.2.5 Effective Number of Bits . . . . . . . . . . . . . . . 14
2.2.2.6 Dynamic Range . . . . . . . . . . . . . . . . . . . . 14
2.2.2.7 Intermodulation Distortion . . . . . . . . . . . . . . 14
2.3 Considerations of A/D Converters in Radio Receivers . . . . . . . . . . 16
2.3.1 Sample Rate . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
2.3.2 Dynamic Range . . . . . . . . . . . . . . . . . . . . . . . . . . 19
2.3.3 Linearity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
2.4 A/D Converter Survey . . . . . . . . . . . . . . . . . . . . . . . . . . 21
xvi Contents
3 Pipeline Analog-to-Digital Converter Architecture 27
3.1 Redundant Sign Digit Coding (RSD) . . . . . . . . . . . . . . . . . . . 29
3.2 Sub-Analog-to-Digital Converter (sub-ADC) . . . . . . . . . . . . . . 34
3.3 Multiplying Digital-to-Analog Converter (MDAC) . . . . . . . . . . . 36
3.4 Nonidealities and Error Sources of Pipeline Stages . . . . . . . . . . . 40
3.4.1 Errors in Sub-A/D Conversion . . . . . . . . . . . . . . . . . . 41
3.4.2 Operational Amplifier Performance . . . . . . . . . . . . . . . 43
3.4.2.1 Offset . . . . . . . . . . . . . . . . . . . . . . . . . 43
3.4.2.2 Finite Open Loop DC-gain . . . . . . . . . . . . . . 45
3.4.2.3 Slew Rate and Gain Bandwidth . . . . . . . . . . . . 46
3.4.3 Capacitor Mismatch . . . . . . . . . . . . . . . . . . . . . . . 48
3.4.4 MOS Switches . . . . . . . . . . . . . . . . . . . . . . . . . . 49
3.4.5 Thermal Noise . . . . . . . . . . . . . . . . . . . . . . . . . . 51
3.4.6 Sampling Clock Jitter . . . . . . . . . . . . . . . . . . . . . . . 52
3.5 Design Constraints of Pipeline A/D Converters . . . . . . . . . . . . . 53
3.5.1 Capacitor Sizing and Scaling . . . . . . . . . . . . . . . . . . . 53
3.5.2 Open Loop DC-Gain of the Amplifier . . . . . . . . . . . . . . 54
3.5.3 Settling of the Amplifier . . . . . . . . . . . . . . . . . . . . . 55
4 Circuit Techniques for Pipeline Analog-to-Digital Converters 61
4.1 Dynamic Comparators . . . . . . . . . . . . . . . . . . . . . . . . . . 61
4.1.1 Resistive Divider Comparator . . . . . . . . . . . . . . . . . . 62
4.1.2 Differential Pair Comparator . . . . . . . . . . . . . . . . . . . 64
4.1.3 Charge Distribution Comparator . . . . . . . . . . . . . . . . . 66
4.1.4 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . 68
4.1.4.1 Offset . . . . . . . . . . . . . . . . . . . . . . . . . 68
4.1.4.2 Kickback Noise and Speed . . . . . . . . . . . . . . 70
4.1.5 Summary: Dynamic Comparators . . . . . . . . . . . . . . . . 71
4.2 Operational Amplifiers . . . . . . . . . . . . . . . . . . . . . . . . . . 71
4.2.1 Miller Compensated Amplifier . . . . . . . . . . . . . . . . . . 72
4.2.2 Ahuja-Style Compensated Amplifier . . . . . . . . . . . . . . . 73
4.2.3 Telescopic Cascode Amplifier . . . . . . . . . . . . . . . . . . 74
4.2.4 Folded Cascode Amplifier . . . . . . . . . . . . . . . . . . . . 75
4.3 Voltage Reference Circuits . . . . . . . . . . . . . . . . . . . . . . . . 78
4.3.1 Resistor String . . . . . . . . . . . . . . . . . . . . . . . . . . 78
4.3.2 Push-Pull Buffer . . . . . . . . . . . . . . . . . . . . . . . . . 79
4.3.3 Multi-Stage Buffer . . . . . . . . . . . . . . . . . . . . . . . . 80
Contents xvii
5 Analog-to-Digital Converters for Direct Conversion Receivers 85
5.1 Single-Chip Direct Conversion Receivers . . . . . . . . . . . . . . . . 85
5.1.1 Wide-Band CDMA . . . . . . . . . . . . . . . . . . . . . . . . 87
5.2 Embedded A/D Converters of Direct Conversion Receivers . . . . . . . 87
5.2.1 Resolution and Sample Rate . . . . . . . . . . . . . . . . . . . 87
5.2.2 Noise and Clock Distortion . . . . . . . . . . . . . . . . . . . . 88
5.2.3 Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
5.2.3.1 Input . . . . . . . . . . . . . . . . . . . . . . . . . . 91
5.2.3.2 Output . . . . . . . . . . . . . . . . . . . . . . . . . 92
5.2.4 Power Dissipation and Area . . . . . . . . . . . . . . . . . . . 93
5.3 Reconfigurable Pipeline A/D Converters . . . . . . . . . . . . . . . . . 94
5.3.1 Resolution . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
5.3.2 Sample Rate . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
5.4 Application Case I: A Single-Amplifier 6-bit CMOS Pipeline A/D Converter
for WCDMA Receivers . . . . . . . . . . . . . . . . . . . . . . 98
5.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
5.4.2 Circuit Description . . . . . . . . . . . . . . . . . . . . . . . . 98
5.4.2.1 Amplifier Sharing . . . . . . . . . . . . . . . . . . . 99
5.4.2.2 Multiplying D/A Converter (MDAC) . . . . . . . . . 100
5.4.2.3 Differential Pair Dynamic Comparator . . . . . . . . 100
5.4.2.4 Substrate Noise Reduction . . . . . . . . . . . . . . 101
5.4.3 Experimental Results . . . . . . . . . . . . . . . . . . . . . . 103
5.4.4 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
5.5 Application Case II: A Dual-Mode Pipeline A/D Converter for Direct
Conversion Receivers . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
5.5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
5.5.2 Circuit Description . . . . . . . . . . . . . . . . . . . . . . . . 107
5.5.3 Simulation Results . . . . . . . . . . . . . . . . . . . . . . . . 110
5.5.4 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
6 Parallel Pipeline A/D Converters 115
6.1 Time-Interleaved Parallel Pipeline A/D Converter . . . . . . . . . . . . 115
6.2 Double-Sampling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
6.3 Performance Limitations of Parallel Pipeline A/D Converters . . . . 118
6.3.1 Channel Offset Mismatch . . . . . . . . . . . . . . . . . . . . 118
6.3.2 Channel Gain Mismatch . . . . . . . . . . . . . . . . . . . . . 120
6.3.3 Timing Mismatch . . . . . . . . . . . . . . . . . . . . . . . . . 121
xviii Contents
6.4 Optimizing the Parallel Pipeline A/D Converter Topology for Power . . 122
6.4.1 Number of Parallel Channels . . . . . . . . . . . . . . . . . . . 124
6.4.2 Stage Resolution . . . . . . . . . . . . . . . . . . . . . . . . . 127
6.5 Application Case: A 10-bit 200-MS/s CMOS Parallel Pipeline A/D
Converter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
6.5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
6.5.2 Circuit Description . . . . . . . . . . . . . . . . . . . . . . . . 131
6.5.2.1 Pipeline Component A/D Converters . . . . . . . . . 132
6.5.2.2 High-Swing Regulated Folded Cascode Amplifier . . 132
6.5.2.3 Timing Skew Insensitive Double-Sampled S/H Circuit 133
6.5.2.4 Bootstrapped MOS-Switch . . . . . . . . . . . . . . 134
6.5.2.5 Clock Generation . . . . . . . . . . . . . . . . . . . 135
6.5.2.6 Reference Voltage Driver . . . . . . . . . . . . . . . 135
6.5.2.7 Offset Calibration and Output Scrambling . . . . . . 136
6.5.3 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . 137
6.5.4 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
7 Calibration of Pipeline A/D Converters 145
7.1 Error Sources in Pipeline A/D Converters . . . . . . . . . . . . . . . . 145
7.2 Calibration Methods . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
7.2.1 Capacitor Error Averaging . . . . . . . . . . . . . . . . . . . . 149
7.2.2 Analog Calibration Methods . . . . . . . . . . . . . . . . . . . 151
7.2.3 Digital Calibration Methods . . . . . . . . . . . . . . . . . . . 152
7.2.4 Background Calibration . . . . . . . . . . . . . . . . . . . . . 155
7.2.5 Timing Error Calibration . . . . . . . . . . . . . . . . . . . . . 155
7.2.6 Calibration Methods: Summary . . . . . . . . . . . . . . . . . 156
7.3 Developed Digital Self-Calibration . . . . . . . . . . . . . . . . . . . . 158
7.3.1 Capacitor Mismatch Correction . . . . . . . . . . . . . . . . . 158
7.3.2 Calibration MDAC . . . . . . . . . . . . . . . . . . . . . . . . 159
7.3.3 Enhanced Gain Stage . . . . . . . . . . . . . . . . . . . . . . . 162
7.3.4 Calculation of Calibration Coefficients . . . . . . . . . . . . . 164
7.3.5 Gain Error Calibration . . . . . . . . . . . . . . . . . . . . . . 165
7.3.6 Accuracy Considerations . . . . . . . . . . . . . . . . . . . . . 167
7.3.7 Behavioral Model . . . . . . . . . . . . . . . . . . . . . . . . . 168
7.3.7.1 Simulation Results . . . . . . . . . . . . . . . . . . . 169
7.4 Application Case I: A Self-Calibrated Pipeline ADC with 200MHz IFSampling
Front-End . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
Contents xix
7.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
7.4.2 Prototype Architecture . . . . . . . . . . . . . . . . . . . . . . 173
7.4.2.1 Front-End S/H Circuit . . . . . . . . . . . . . . . . . 174
7.4.2.2 Opamp . . . . . . . . . . . . . . . . . . . . . . . . . 175
7.4.2.3 Switches . . . . . . . . . . . . . . . . . . . . . . . . 177
7.4.2.4 Double-Side Bootstrapped Switch . . . . . . . . . . 178
7.4.2.5 Reducing Hold Mode Feedthrough . . . . . . . . . . 178
7.4.2.6 Sampling Switch . . . . . . . . . . . . . . . . . . . . 179
7.4.3 Clock Buffer and Clock Generator . . . . . . . . . . . . . . . . 180
7.4.3.1 Minimizing Sampling Clock Jitter . . . . . . . . . . 180
7.4.3.2 Delay Locked Loop . . . . . . . . . . . . . . . . . . 181
7.4.4 Self-Calibrated Pipeline ADC . . . . . . . . . . . . . . . . . . 182
7.4.4.1 ADC Architecture . . . . . . . . . . . . . . . . . . . 182
7.4.4.2 Calibration Circuitry . . . . . . . . . . . . . . . . . . 183
7.4.5 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . 185
7.4.6 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
7.5 Application Case II: An IF-Sampling 14-bit 160-MS/s Parallel Pipeline
ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
7.5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
7.5.2 Circuit Description . . . . . . . . . . . . . . . . . . . . . . . . 190
7.5.2.1 Front-End . . . . . . . . . . . . . . . . . . . . . . . 191
7.5.2.2 Bootstrapped Input Switch . . . . . . . . . . . . . . 192
7.5.2.3 Channel A/D Converters . . . . . . . . . . . . . . . . 193
7.5.2.4 Self-Calibration . . . . . . . . . . . . . . . . . . . . 194
7.5.3 Simulation Results . . . . . . . . . . . . . . . . . . . . . . . . 195
7.5.4 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
Conclusions 201

kevinwjs

part2

fanjx

好東西看看

fanjx

確實好東西

seacanoesss

fghdfhg

seacanoesss

fghdnfhd

seacanoesss

dsbdy tydrtye

lhyi

Thanks