请教verilog代码向verilogA移植的问题

tang66521 · 发表于 2019-3-13 16:48:13

回复 10# 星辰0000
据我所知，VerilogA 没法转成电路，要想仿真的话生成symbol就行了，仿真方式和纯模拟电路一样

星辰0000 · 发表于 2019-3-13 16:55:12

回复 11# tang66521

比如，你用verilogA写一个程序，是为了运算其中两个信号的时间差，然后你生成symbol,仿真时，你这个运算还会有吗？

tang66521 · 发表于 2019-3-13 16:56:42

回复 12# 星辰0000

有啊。你把时间差赋值给一个输出pin就行了

星辰0000 · 发表于 2019-3-13 17:39:11

回复 13# tang66521

明白了，然后如何将写好的verilogA文档，导入cadence呢？

tang66521 · 发表于 2019-3-13 18:04:30

回复 14# 星辰0000

你先建一个含有pin信息的空的schematic，然后生成symbol。然后在这个目录下新建一个VerilogA，pin信息会自动生成，你再把代码复制进去就行了

付牛青 · 发表于 2020-10-23 10:54:29

楼主解决了吗？？

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