nc verilog仿真时出现死循环

冰馨若颜

求助大神们，最近被死循环的问题折磨疯了，nc verilog仿真时，在仿真进行的过程中出现死循环，就是时间波形卡住不能向后面运行了，哪位大神知道这种情况怎么调试，因为代码太多了，不能一个个去看

冰馨若颜

我还用了nc 的profile功能  生成了ncprof.out但是还是分析不出什么来

rosshardware

通常是组合逻辑环造成的，用FPGA的综合软件，比如QUARTUS跑一跑，把组合逻辑环的BUG挖出来。

defflin

可能是某个仿真模型算死了，比如PLL这类模型；把类似的模型用简易模型代替下试试

gaurson

可以搜索一下NC的单步调试了解一下。另外可以结合LOG和波形，看看出现无法继续下去的地方，在代码的什么位置，你的LOG里面还会一直打印东西吗？

冰馨若颜

回复 5# gaurson


   LOG里面没有东西打印了，单步调试是怎么调试呢

冰馨若颜

回复 4# defflin


   我的仿真文件全是verilog文件，是一个个散的模块，没有吧PLL这种东西整体描述，所以查起来很难，完全靠试

冰馨若颜

回复 3# rosshardware


   用ISE可以吗 ，这种情况会是always引起的吗 ？

peterlin2010

你自己在 VERILOG CODE MODULE内　用不同信号去当断点　　
　　就　A module/task 送出 A debug waveform toggle　..
    B 　module/task 送出　B  debug waveform

看哪边出现dead lock loop

rosshardware

回复 8# 冰馨若颜


    ISE可能也可，就出出现类似于 一下结构
    always @(*) begin
            if (condition0) begin
                  out = in;
            end
            else begin
                 out = out ;
            end
    end