ASIC的FPGA原型验证中IP核仿真的问题

MarvinLiang

最近在做一个ASIC的FPGA原型验证，将ASIC的部分代码和库文件用ISE中的IP核代替。代码转换完成之后想做个前仿真，这时出现了一个问题。
我想将我转换后的代码放回到UVM验证环境中去（VCS），这时需要将ISE的中的IP核的RTL模型导出来放到VCS环境中。
例如ASIC中存储器的我用BLOCKRAM代替，那么这本BLOCKRAM的RTL模型怎么产生呢？
个人感觉IP核这种东西源代码肯定看不到吧，但是用xilinx的库在vcs中能跑起来吗？
求论坛中的有经验的前辈给些指导，FPGA原型验证的普遍做法，感激不尽！

gaurson

可以的，只要把XILINX的IP仿真库编译到VCS里面，就可以用了，具体步骤在论坛里找一下，应该之前有的。

MarvinLiang

回复 2# gaurson

多谢回复，我在ISE的安装目录下找到了BLK_MEM_GEN_V7_3.v这个文件，应该是把这个文件添加进去可以跑，现在被UVM+vcs+verdi难住了，先把环境解决再试试能不能跑

gaurson

就以往的经验来看，这一个文件也许不一定解决问题，可能还需要其他某些文件会定义什么参数之类的。你先试试看，如果不行，就完整编译ISE的 整个仿真库。

reptilian99

Interesting

Marvin.Liang

回复 4# gaurson

谢谢回复，正在研究仿真环境，好像还学要glbl这个文件，一直也不太懂这个文件的作用是什么。

gaurson

所以还是把整个仿真库编译到你的工程里面吧。