CPPLL phase noise仿真结果会诊！

lei6042 · 发表于 2017-7-12 17:54:21

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

三阶，ring osc，cppll。
input ref 48M
output  3GHz
divider N=64
kvco=1.2G/v
Icp=42uA
r1=11.5k c1=20p  c2=1.85p
pfd  Ton=2.4ns
环路带宽3M

以上为设计参数，提取pfd/cp/lpf及vco及divider的noise
算出输出phase noise如图。结果很差。按照网传方法积分计算jitter，得到令人激动的11ns.......--!

首先从波形趋势上，觉得符合vco高通，div低通，lpf带通的理论。所以提取计算无误，而确实是设计的太矬了……
其次，pfdlpf的上述取值是否必然导致pnoise很大，如何改进呢？
各位高手路过能否指点一二，不甚感激！

lenovour · 发表于 2017-7-12 21:53:16

看不见图。

lei6042 · 发表于 2017-7-13 12:36:11

回复 1# lei6042 不好意思，再次上传！

lei6042 · 发表于 2017-7-13 13:53:03

屡次上传不成功。
手机拍的，凑合看吧，谢谢

lei6042 · 发表于 2017-7-13 13:55:51

[求助] CPPLL phase noise仿真结果会诊！

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

站长推荐 /1