Veriloga

当当冒

Veriloga中的事件触发语句@（V（ctrl）-1.7，+1）默认情况下只执行一次，怎么让它在每一个ctrl的上升沿都执行下面的程序？？还请大牛们指教指教。小弟在此谢过了。

当当冒

自己顶一下

当当冒

只里是我写的veriloga的代码

// VerilogA for ADV7180_CLAMP, CLAMP_demo, veriloga

`include "constants.vams"
`include "disciplines.vams"

module CLAMP_demo(clamp_ctrl,SIGNAL,DC_OUT,AC_OUT,SEL_HL,LEVEL_H,LEVEL_L);

input SIGNAL,SEL_HL,clamp_ctrl,LEVEL_H,LEVEL_L;
electrical SIGNAL,SEL_HL,clamp_ctrl,LEVEL_H,LEVEL_L;

output DC_OUT,AC_OUT;
electrical DC_OUT,AC_OUT;
real X,Y,Z;

analog begin
   @(initial_step) begin
   Z=0;
   end

   @(cross(V(clamp_ctrl)-1.7,+1))   begin
       if (V(SEL_HL)>1.7)  
            begin
             Y=1*(V(LEVEL_H)-V(SIGNAL));            
             X=V(LEVEL_H);
            end
      else
           begin  
            Y=1*(V(LEVEL_L)-V(SIGNAL));
            X=V(LEVEL_L);
           end
   Z=Z+Y;
   end     
V(AC_OUT)<+V(SIGNAL)+Y;
V(DC_OUT)<+X;

end
endmodule

这是一个箝位电路的程序

当当冒

回复 1# 当当冒
这里是仿真的波形：

可以看出@（）语句只执行一次

lwjee

@(cross(V(clamp_ctrl)-1.7,+1))是每个clamp_ctrl的上升沿都执行下面的语句的。没看懂你的仿真结果，没名字。

当当冒

回复 5# lwjee
谢谢你的回复。我是要把这个模拟的视频信号箝位到某一个固定电平值，分别是1.05和550mV。代码我改了一下，但是仿真仍然有问题。
// VerilogA for ADV7180_CLAMP, CLAMP_demo, veriloga

`include "constants.vams"
`include "disciplines.vams"

module CLAMP_demo(clamp_ctrl,SIGNAL,DC_OUT,AC_OUT,SEL_HL);

input SIGNAL,SEL_HL,clamp_ctrl;
electrical SIGNAL,SEL_HL,clamp_ctrl;

output DC_OUT,AC_OUT;
electrical DC_OUT,AC_OUT;

parameter real LEVEL_H=1.05, LEVEL_L=0.55;
real X,Y,Z;


analog begin
   @(initial_step) begin
     Z=0;
    end
   @(cross(V(clamp_ctrl)-1.5,1))  begin   
       if (V(SEL_HL)>1.5)  
            begin
             Y=0.1*(LEVEL_H-V(SIGNAL));
             X=LEVEL_H;            
            end
      else
           begin  
            Y=0.1*(LEVEL_L-V(SIGNAL));
            X=LEVEL_L;
           end
    Z=Z+Y;

   end   
   
V(DC_OUT)<+X;
V(AC_OUT)<+V(SIGNAL)+Z;

end
endmodule

当当冒

这个是仿真的输出波形。