DC仿真LFSR电路得到的功耗有问题

yangyang156516 · 发表于 2016-12-23 22:46:55

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本帖最后由 yangyang156516 于 2016-12-23 22:49 编辑

大家好，DC新人一枚，现在在仿真LFSR的电路功耗，使用两种不同的verilog代码用dc综合出来不同的电路，用report_power -cell 得到电路的功耗，但是有问题不知道原因，请教各位大侠！（详细描述见下面图片）电路1.png

phoenixson · 发表于 2016-12-24 09:08:47

看起来是U5任何情况下都不会翻转

yangyang156516 · 发表于 2016-12-26 16:11:28

本帖最后由 yangyang156516 于 2016-12-26 16:18 编辑

回复 2# phoenixson
谢谢！确实是这个问题，在verilog代码中修改之后就正确了。还有一个问题想请教您下：对电路进行功耗分析，不是可以直接report power（base），为了得到精确的结果，也可以读入SAIF文件（pre）以及SPEF文件（post）再report power嘛。对version1电路进行功耗仿真，可以对dc综合出的netlist来report power, 也可以用encounter先place and route，得到post netlist来report power，但是根据这个post netlist得到的pre（也就是加入了SAIF文件之后）很多cell的功耗变为了0，感觉是不对的，您看这可能是哪里出了问题呢？

phoenixson · 发表于 2016-12-27 14:59:13

1. 首先确认你的激励没有问题，比如收入是否有时钟，输入的reset信号是否使得电路一直复位
2. 在读入 vcd或者 saif时，注意时间窗口内的活动性，选取你想分析的时间窗口。
3. saif与 spef有本质区别（saif是表示开关活动性的，具有动态特性，和读入VCD相似），而spef只是标准寄生抽取文件，只是会反标网表电阻电容等信息

yangyang156516 · 发表于 2017-1-4 16:45:14

回复 4# phoenixson

您好，我检查过了输入的激励，因为LFSR只需要一个初始值，之后再给时钟就可以了，所以激励应该没有问题的。我所选取的时间就是取的run 1000ns。现在有一个问题就是在整个flow里面command里有涉及到时钟周期，比如create_clock -name $clkname -period $CLK_PER，同时不是需要得到那个SAIF文件就需要对test fixture 进行仿真嘛，那个里面的verilog语句就是设置了clk的周期是#2（比如），这两种时钟1.应该是需要一致的吧？ 2.有没有其他的约束，比如说不能是小数啊之类的。因为现在改变这两种时钟的数值对最后的结果影响很大。

还有就是对于LFSR，整个flow的结果从base，到pre（添加了saif），register的driven net switching power 就变为了0，但是对于一位register电路进行仿真就没有变为0，感觉好奇怪，有什么原因会导致这个现象呢？

还有就是我现在考虑进行布局布线后的电路仿真，看看布局布线后电路到底发生了什么变化，功能还对不对，但是没有找到合适的教程，不知道你有没有做过电路的后仿真啊？

谢谢了！！

phoenixson · 发表于 2017-1-4 20:38:36

如果有saif无需 create clock，如果switch 为0，说明负载电容为0，因为看到你的internal power还是有的，你可能需要导入spef文件，看看相关net上的负载 cap多大，是不是被你设置成了ideal

yangyang156516 · 发表于 2017-1-6 21:40:02

本帖最后由 yangyang156516 于 2017-1-7 16:52 编辑

回复 6# phoenixson

我查了很久没有找到您说的怎么导入SPEF文件查看电容的方法，大神能不能再详细说下步骤啊

yangyang156516 · 发表于 2017-1-6 21:52:25

回复 6# phoenixson

关于encounter产生spef的代码我截图下来了，也就是附近里面的一部分。假如是您说的原因，下面怎么修改呢，也没有设置成ideal的地方，好迷茫。。。

PAD_Flow.txt (28.71 KB, 下载次数: 0 )

DC仿真LFSR电路得到的功耗有问题

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