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查看: 2964|回复: 2

[求助] concept HDL 是否能产生Xilinx FPGA器件的UCF约束文件?

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发表于 2016-12-16 17:24:06 | 显示全部楼层 |阅读模式

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问题如题;

另:是否能从Allegro brd PCB layout文件导出Xilinx FPGA 器件的UCF约束文件?

谢谢
发表于 2016-12-17 00:37:00 | 显示全部楼层
想下也不可能,管脚约束,是要pin名称,对应你FPGA逻辑代码的IO名称,而你的layout文件,不含有你FPGA的IO名称的任何信息,如何导出?
 楼主| 发表于 2016-12-21 15:38:30 | 显示全部楼层
回复 2# 偏偏

用连接在pin上的net名字就好了。Orcad就可以。
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