运放电路发现一个大问题

Golden_Hawk · 发表于 2016-7-9 08:11:47

以前遇到过这样的问题，做extraction时选了no r，no c，no cc，no l，正常情况下后仿和前仿应该没有太大差别，但是如果差别很大，可能是extraction的参数设置问题，也可能是extraction软件的问题，我当时用的calibre

cloudyred · 发表于 2016-7-11 17:22:42

回复 20# bright_pan

谢谢！按照你的思路，把后端提取的SA跟SB参数改成和电路一致，这样的话后仿跟前仿差不多（NO RC情况下）。那么问题就来了，我版图里面的管子是有合并的，在后端提取参数的时候，导致SA和SB跟电路会不同，是不是在提取参数的时候需要设置呢？或者说XRC规则文件哪里需要修改？望指教。

liuycto · 发表于 2016-7-12 10:29:26

原理上来讲，没有带重负载情况下，dc gain 应该不高；或是dc gain可以，对负载而言，运放输出能力不够。
此外，跟随器形式使用方式，信号电平直接影响电路工作点，不同工作点会导致增益会有差异。

cloudyred · 发表于 2016-7-12 11:03:06

回复 17# david_reg

确实如你所说，我后端提取的网表，把SA和SB都改成和前端一样（手动修改网表的），这样就没有问题了。但版图的实际情况，管子之间是有共用的，导致SA和SB都跟电路不匹配，请问要怎么样让后端的LOD跟前端保持一致呢

david_reg · 发表于 2016-7-12 18:11:50

本帖最后由 david_reg 于 2016-7-12 18:19 编辑

回复 24# cloudyred

可以试试对比较关键的信号通路的管子通过两边多加dummy增加信号管的SA,SB(SA,SB越大, STI stress影响越小)来改善.
在bbs里搜索"LOD" 和 "proximity effects" 可以看到更多信息.

david_reg · 发表于 2016-7-12 18:24:10

回复 24# cloudyred

http://bbs.eetop.cn/thread-284392-1-1.html
先進製程LOD & WPE影響類比電路設計,介紹SA,SB,SC之BSIM4參數使用說明

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