运放电路发现一个大问题

cloudyred · 发表于 2016-7-7 20:43:23

回复 8# kobe24qq

不是轨至轨。是P输入折叠式结构运放。由于是低功耗的带隙运用，管子临界亚阈值状态.电路在1.65V时，误差是175uv

semico_ljj · 发表于 2016-7-7 22:15:01

回复 11# cloudyred

低频的后仿有指导意义？

jesseyu · 发表于 2016-7-7 23:30:07

你的sa 和 sb 在提咯之后两个管子不一样，你可以尝试加些dummy或者看是不是layout 里面走线Drain,Source是不是对称的。

jesseyu · 发表于 2016-7-7 23:32:05

你的sa 和sb 不同，可以试着加点dummy或者看是不是对称的layout

jqsun · 发表于 2016-7-8 09:05:49

看了这么多，我还是先建议楼主认真研究运放版图，我感觉运放版图是非常难画的，需要足够的经验

tomcarrot · 发表于 2016-7-8 09:16:33

sa sb是LOD参数
as ad ps pd是源漏参数
主要看需要匹配的管子参数不匹配的话就会产生误差
如果误差太大整个性能就坏了
不过我很好奇为什么后端提出来的网表只有这两个参数 WPE OSE PSE PMET都没有。。

david_reg · 发表于 2016-7-8 09:24:32

或许可能和layout有关的LOD效应有关, 可以看到前后仿网表中mos管的sa,sb参数不同, 可以先试试注释掉后仿网表中所以的sa,sb参数仿真看看, 如果结果和前仿一样, 那就是与这个有关了. 然后再定位是哪些关键管子造成的.

kobe24qq · 发表于 2016-7-8 11:11:38

回复 11# cloudyred

p管差分对在输入电压比较低时应该表现很正常才对，你这里已经差了7个mv，不清楚你的应用环境，我认为这个运放前仿已经工作不正常了。另外如楼上几位所说，你的后仿网表提出的参数不对称，要检查layout，需要match的管子是否严格匹配。

cloudyred · 发表于 2016-7-8 13:50:19

回复 16# tomcarrot

这个提取的是NO RC的网表

bright_pan · 发表于 2016-7-8 17:22:00

我也怀疑SA/SB问题，你可以把网标里所有的sa /sb都改成2e-6，2um，再看看。

smic工艺这个影响还是比较大，模型仿真时。

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