Design Compiler如何调用定义parameter的头文件（.v）进行综合

highflyer2014 · 发表于 2015-5-5 09:43:30

您需要登录才可以下载或查看，没有账号？注册

x

Design Compiler如何调用定义parameter的头文件(.v)进行综合？放在.synopsys_dc.setup文件中，报错，说.v不是db文件;放在DC脚本里面的read_verilog命令中，设计要使用parameter时，找不到请大侠帮忙，谢谢！

hzdzkjly · 发表于 2015-5-22 13:25:47

这种定义parameter的文件需要在你的.v文件里包进来：include parameter.v
然后将parameter.v文件的路径放在search_path里，工具就可以自己找到了。

liyikai · 发表于 2015-5-24 00:10:48

直接放入verilog列表读入即可，或者以include调用也行

highflyer2014 · 发表于 2015-5-26 11:31:46

回复 2# hzdzkjly

做DC综合的时候，只需要执行analyze -format verilog -lib WORK parameter.v，而不需要执行elaborate命令，对吗？

highflyer2014 · 发表于 2015-5-26 11:39:28

回复 3# liyikai

做DC综合的时候，只需要执行analyze -format verilog -lib WORK parameter.v，而不需要执行elaborate命令，对吗？

yangzai1236 · 发表于 2015-6-25 21:59:03

回复 5# highflyer2014

analyze只是做了语法的分析，应该是需要再进行elaborate的吧，实验一下就清楚了

savage_00 · 发表于 2015-7-7 15:53:27

hzdzkjly 正解

jaitips · 发表于 2015-7-15 11:02:52

感谢分享

[求助] Design Compiler如何调用定义parameter的头文件（.v）进行综合