pmos管子衬底漏电？？

singerhaha · 发表于 2015-4-17 16:16:14

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问题描述：现在用的工艺，PMOS管出现当D/S压差较大时（大于3V），衬底电流（ibulk）达到了几百nA，

请问：为什么会出现这样的问题？这个衬底电流对于电路设计有什么影响？会影响哪些参数

谢谢你们的宝贵意见。

singerhaha · 发表于 2015-4-17 16:18:16

顶顶啊。

victor0o0 · 发表于 2015-4-17 17:09:50

Drain到Bulk二极管反向漏电

singerhaha · 发表于 2015-4-17 17:25:32

回复 3# victor0o0

是PMOS管子。 Source和n-well接电源电压，应该是n-well和p沟道形成的pn结反向漏电严重吧？？

andy2000a · 发表于 2015-4-17 17:40:27

i-sub 本就跟vds 关 ,

不是当vds 最大时会isub最大
是某段vds 电压会漏最多
要拿device 去量 IV CURVER

你看spice model 有没有包含 substrate leakage current model ?

GodofSun · 发表于 2015-4-17 19:47:43

Source端P+/NW节反偏漏电。。。

huangniuniu · 发表于 2015-4-17 20:11:31

SUB电压要切换

huangniuniu · 发表于 2015-4-17 20:12:06

SUB 电压要切换

singerhaha · 发表于 2015-4-19 22:32:26

回复 7# huangniuniu

如何去理解sub电压要切换？是nwell要求接地？能否详细阐述？
不胜感激。

semico_ljj · 发表于 2015-4-19 23:49:50

seeing

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[求助] pmos管子衬底漏电？？