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查看: 7554|回复: 7

[讨论] cadence DC 仿真的收敛问题

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发表于 2015-1-8 11:15:00 | 显示全部楼层 |阅读模式

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迟滞比较器是双稳态电路,在做DC仿真时存在不收敛是否正常??一个电路DC不收敛说明这个电路有哪些问题??谢谢
发表于 2015-1-13 15:09:14 | 显示全部楼层
仿真不收敛可能和算法有关,你可以尝试更改仿真的条件,如仿真的方法trap改成gear, 或调整下扫描的步长,或是更改analog option中的绝对精度等等。
 楼主| 发表于 2015-1-17 10:07:41 | 显示全部楼层
回复 2# sheepyang
仿真不收敛本身说明什么问题??是电路本身设计出了问题,还是仿真环境在计算是的算法过于精细或其他!!以你的回复,我的理解是不收敛并非电路问题造成的,而是是仿真算法造成的,是这样的吗??谢谢
发表于 2015-1-17 10:13:43 | 显示全部楼层
回复 1# macro_man


    把电源电压后边加几位
发表于 2015-1-17 10:14:42 | 显示全部楼层
看一下是不是仿真cpu不够
发表于 2015-1-17 10:15:46 | 显示全部楼层
加一个初试状态看一下是不是电路有问题
发表于 2015-1-17 10:17:09 | 显示全部楼层
option里几个参数改小一下
发表于 2021-4-20 16:39:00 | 显示全部楼层


macro_man 发表于 2015-1-17 10:07
回复 2# sheepyang
仿真不收敛本身说明什么问题??是电路本身设计出了问题,还是仿真环境在计算是的算法 ...


这个问题很久远了,现在遇到的同样的问题,不知道您还记得怎么解决的吗?谢谢。
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