ADC测试求助

xiadafang · 发表于 2014-12-4 09:53:31

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本帖最后由 xiadafang 于 2014-12-4 09:55 编辑

ADC工作需要的正负参考电压是由一个0.6V的基准产生。ADC流片回来后，做测试时，发现如果ADC芯片不加时钟则带隙基准0.6V测试点很准，但如果加入时钟后，则带隙基准电压测试点就变为0.2V。我又重新做了一下后仿，结果正常，小弟找不到原因，还请大神帮忙啊！！！！

mikeppq · 发表于 2014-12-4 10:35:34

问题由clk引起，vref被clk或者与clk相关的电路拉低，vref上有一个大的电流负载。
建议查一下和vref相连接的开关，查一下dead time是否足够。

xiadafang · 发表于 2014-12-4 11:16:34

回复 2# mikeppq

请问大神dead time怎么查找啊？以前没有做过
谢谢了

hehuachangkai · 发表于 2014-12-4 11:39:45

如果原理图没有问题，就查版图。clk作用期间，和bg连接的器件从bg抽取了大电流，把bg的输出电压拉低了，是一种可能。

xiadafang · 发表于 2014-12-4 11:47:45

回复 4# hehuachangkai

VBG不存在电流的问题，它直接放大器输入MOS管的栅端。版图仿真没问题啊

hehuachangkai · 发表于 2014-12-4 13:45:19

回复 5# xiadafang

哦。一般bg驱动容性负载，也只是会产生震荡的问题，应该不是这造成的。问一下，你testpin是直接引出，还是经过buffer引出？你加了clk后才产生的vref下降现象，那你dff的输出和vbg有连接关系吗？可以仔细看下版图整体布局，就描述现象而已，无法给出建设性意见，因为我不是做ADC的，对整体架构不懂。你可以probe一下bg这块电路各支路电流（post sim），在clk上升沿和下降沿处的电流变化，如果和clk没有关系，再从全局考虑版图布局引起的pn结正偏情况。

mikeppq · 发表于 2014-12-4 15:55:16

回复 3# xiadafang

有没有drain接在Vref上的n管（source接gnd）和p管（source接vdd），看看它们在时钟转换的时候有没有同时导通。

梦飘远方 · 发表于 2017-1-4 14:01:59

请问楼主的问题如何解决的，我现在前仿真也遇到这个问题。电压时bg给的

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