Cadence混合信号仿真，AMS Design Pre 编译时VHDL写的模块报错

lishiliang · 发表于 2014-9-17 14:45:09

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本帖最后由 lishiliang 于 2014-9-17 14:46 编辑

按照cadence混合信号仿真教程 QQ截图20140917144310.jpg

里的例子学习cadence混合信号仿真。

进行到用AMS Design Pre那步时，
教程里 Run得到的结果是:

QQ截图20140917144356.jpg

编译没有Eorror

但是在我实际操作时，其中一个用VHDL编写的模块编译报错：

QQ图片20140917144229.jpg

请问，这个错误是什么意思？

该怎么修改？

lishiliang · 发表于 2014-9-17 21:13:08

本帖最后由 lishiliang 于 2014-9-17 21:18 编辑

QQ截图20140917211217.jpg

lishiliang · 发表于 2014-9-17 21:21:18

虽然知道了library ieee，std；需要添加进去，但是ieee里面没有electrical_systems这个package，在另外的文件中添加的electrical_systems的package放到ieee中，还是不行。。。

jmchf123 · 发表于 2015-12-10 16:44:14

回复 3# lishiliang

我在用ams进行混合仿真的时候，怎么数字部分verilog代码的位拼接结果是相反的，{}里面的左边成了低位，右边成了高位？这是什么问题啊，求大神请教！

luhua20 · 发表于 2015-12-13 22:38:50

多谢分享，正需要

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