systemc与verilog联合仿真

lilyzhong

刚才的帖子好像没发出去，好吧，在写下
比如我用verilog写一个计数器的module，然后用SC写testbench，然后一起在VC里面编译后在modelsim查看波形

据说可以，但是具体该怎么实现呢

guolehaohao

你问的太泛了，基本上从测试环境的搭建，testbench的编写，运行，调试，都问了...

lilyzhong

回复 2# guolehaohao

SC和verilog测试我都做过，SC里面如何写tb,编译后在modelsim查看波形就是不知道怎么两者连起来，因为我要测试的模块是用verilog写好的，我想在SC里面测试
看的论文有人家说什么BFM(bus function model)，那个已经是几年前的文章了
这个verilog模块可能是处理器内核，也可能在挂在总线上的一个外设，不同情况下我怎么用systemc去测试呢

lilyzhong

再次问下大家，我装了modelsim se 10.1a的 想在上面做SC与verilog的联合仿真
资料上都说已经集成了SC，但是我好像没看到SC的库啊
请问下该怎么添加systemc的库啊

bearhero2114

你在windows环境下搞systemc，会比较麻烦。网上有很多资料说这个，百度一下就可以。


至于BFM，你这么简单的例子应该还用不到。
等你的验证环境复杂了，需要分几层的时候，自然就知道了，不过要去看看代码参考一下。

lilyzhong

回复 5# bearhero2114


    windous下面却是比较麻烦，有几个问题我在VC下面有问题，我朋友放在Linux下面跑就没问题了但是我服务器里面装SC，64位Linux系统 按照教程配置感觉也不是很复杂，但总是编译不过

lin116

回复 3# lilyzhong


     前辈您好，我在用verilog导入到cadence时提示如下错误，但是我在.v文件中没发现错误，请您帮忙看一下。/home/dianke/ic5141/design/sar_logic.v
assign start   =!en_! & en_reg;
                    |
ncvlog: *E,EXPSMC (/home/dianke/ic5141/design/sar_logic.v,28|20): expecting a semicolon (';') [6.1(IEEE)].
                 begin
                     |
ncvlog: *E,CSISYX (/home/dianke/ic5141/design/sar_logic.v,110|21): case item syntax error [9.5(IEEE)].
                default:
                      |
ncvlog: *E,NOTSTT (/home/dianke/ic5141/design/sar_logic.v,114|22): expecting a statement [9(IEEE)].
               endcase
                     |
ncvlog: *E,NOTSTT (/home/dianke/ic5141/design/sar_logic.v,119|21): expecting a statement [9(IEEE)].

module __nclib.sar_logic:module

errors: 4, warnings: 0

liangdy013

VC支持编译verilog？小丽，可以吗？

tjaiwxc

兄弟，VC编译不了verilog文件吧？
参照SystemC Primer那本书的后面一章，就搞定了～

Andy126