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查看: 2687|回复: 3

[求助] cadence veriloga文本编译及保存求助

发表于 2013-12-28 11:00:21 | 显示全部楼层 |阅读模式

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参照何乐年《模拟集成电路设计与仿真》写了一个verilog，如下图所示，建立_VCCS.png

建立_VCCS.png

编辑好了之后不知道怎么来保存与编译，希望大神指导一下谢谢了

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发表于 2013-12-30 12:31:48 | 显示全部楼层

ESC退出编辑模式
依次输入:q 保存,然后就自动编译了,如果没有错误,就会自动提示生产symbol了

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楼主| 发表于 2013-12-31 00:02:51 | 显示全部楼层

回复 2# victor0o0

谢谢详细的回复我已经解决该问题了。

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发表于 2016-4-25 19:32:42 | 显示全部楼层

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