求电路分析。。说出优缺点！

xuriver2012 · 发表于 2013-9-22 08:45:34

楼主这是面试召人么？

jaylight · 发表于 2013-9-22 11:12:56

回复 10# ksg12

我看错了那只pmos，它没什么问题对于latch的分析，我比较保守，就是nmos任何时刻源漏都不要低于衬底，pmos源漏任何时候都不要高于衬底，看图很多时候只能看到DC值，开关切来切去的看tran多看几个点就这样，按latch up的理论来说，瞬间有小尖峰让衬底导通一下是不会有latch up的，但是衬底过电流始终不好。

躺着的nmos衬底都接地是没有latch up问题的，只要符合DRC规则的话，但是栅极电压就变成差不多两倍vdd了，这样是不行的，工艺说的3V，5V，是包括四端的，可能这个结构就要调整一下了，做这种开关，结构巧妙就巧在不过压，也不让衬底和源漏反过来

那只做电容的nmos_cap没有导通，电容还不如同等面积的mim呢，如果要省面积用它没有效果

tangyaoyun · 发表于 2013-9-22 14:45:05

回复 1# ksg12

电容旁边那个正方形的框框是什么东西啊？

ksg12 · 发表于 2013-9-23 14:32:12

回复 13# tangyaoyun

mos cap

ksg12 · 发表于 2013-9-23 14:33:31

这个电路按分析电压时有过压的，但这个是流过片的，还望牛人过来分析一下！

jiang_shuguo · 发表于 2013-9-23 15:00:20

回复 15# ksg12

booststrap switch 肯定会有搞过电源电压的节点，但这个“过压”没问题。关键是不要超过工艺限制的电压。流片验证没问题是说明这个过压没有超过工艺限制的电压。当然这个电路也就没问题了。你这个开关用在什么地方？开关频率是多少？多少的工艺？

ksg12 · 发表于 2013-9-24 08:04:03

回复 16# jiang_shuguo

0.18um process, 1.8 Volt voltage，
关键是栅极电压大于电源电压，但是NMOS的bulk连接的是地，这样的话，Vgb(略小于两倍电源电压)>工艺允许电压.这样分析是有问题的.

所以谁用过这种switch的话，请帮忙分析一下。。。。

hszgl · 发表于 2013-9-24 09:41:05

不明觉厉

ksg12 · 发表于 2013-9-28 07:56:59

这个电路是没有问题的，IEEE上有篇文章列出了一样的电路图，下次贴上来。。。

jiang_shuguo · 发表于 2013-9-28 08:20:37

回复 19# ksg12

电路是没问题，工作分析也没问题，验证也没问题，就是你一直在问题。顶多这个东西的可靠性差点，器件的实际耐压都是大于fab给出的最大耐压值一定范围的，就像你设计电路的余量一样。所以验证也没问题，而可靠性差。

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