芯片内部的ESD防护如何从版图上解决

我爱喝豆腐脑 · 发表于 2013-7-23 09:45:23

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本帖最后由我爱喝豆腐脑于 2022-4-24 10:45 编辑

如题

jian1712 · 发表于 2013-7-25 16:01:28

如果电路能够接受，个人感觉你可以这么干，
1.poly走线，绕出来一个200ohm的电阻
2.改变MOS管DCGS/SCGS，是内部电路的Breakdown电压远高于ESD器件的开启电压
3.用Silicide block放在drain端

bartuc · 发表于 2013-7-31 13:22:59

芯片内部的ESD防护，是不是指的clamp cell，还是对于多电源，较长的栅上的连线，在栅端增加GGNMOS和GGPMOS，来防止栅击穿。

红苹果 · 发表于 2013-8-2 21:13:16

回复 6# 我爱喝豆腐脑

多电源域的ESD防护设计时，建议每个电源地域都有各自的power clamp cell，不同的地之间要加入类似back-to-back diode的bi-direction cell。有空间的话，在不同电源之间也可以加入适当的discharge path。
另外，对于多电源的芯片，电源域转换的interface device容易受到ESD损伤。针对gate oxide的损伤，可以向前面有位仁兄提到的在ESD敏感器件就近加GGNMOS和GVPMOS；对于junction burnout，就要找出潜在的放电通路，通过调整版图间距或者加guard-ring。