LDO设计讨论，附带自己的设计，诚盼高手分析，讨论，支招

johnlee521 · 发表于 2012-9-16 21:24:58

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由 johnlee521 于 2012-9-16 23:48 编辑

我是模拟设计初级者，没什么经验，考虑不周，自己设计的LDO，可能有很多地方不是很符合常识，盼大家讨论！
这是我这次设计的 “设计要求” ，工艺：TSMC 0.18um

項目	MIN	TYP	MAX	備考
输入电压	1.7 V	2.0 V	2.3 V
温度	-40℃	25℃	125℃
负载电容	-	10 pF	-	内蔵。
负载电流	1 uA	100 uA	1 mA
bandgap参考电压	-	0.7 V	-

输出電圧	1.38 V	1.4 V	1.42 V
增益	40 dB	-	-
相位裕度	30 度	-	-
消費電流	-	-	10 uA
起動時間1	-	-	5us
起動時間2	-	-	5us
负载过渡 load regulation	-	-	20 mV	1uA -> 1mA @1us
面積	-	-	20000 um^2	所有管子，电容，电阻的直接和粗算。方块电容：2 fF / um^2 方块电阻：100 Ω /□（分压用的电阻必须为width = 2 um；如果需要补偿电阻则可以为width = 1um）

（1）下面是我的LDO的结构图

（2）下面是放大器的电路结构

仿真结果很多，我现在只把典型的最差情况下的结果贴上来，以供参考
（1）相位裕度的最差情况（ VDD=2.3V ，Temp =-40度，Iload=1uA，工艺FF）
仿真结果为30.1961°，很勉强的达到了设计要求。实际芯片的话，肯定不行，但我在各种平衡之下，
是采用这几结构设计，我能力极限了，如果在调高一些，其他的，尤其是负载过渡load regulation和消费电流
实在没法完成。

（2）负载过渡load regulation最差情况（Temp =125度， VDD=1.7V，工艺为SS）
最差情况19.7mV，离设计要求20mV也是很勉强的达到了，但还是不行，保有的余地太小了。
下图是我SS条件下，扫输入电压，温度的结果图。

（3）其他的仿真图就不贴了，都达到了设计要求，其中消费电流当在最差在9.5uA（要求10uA）左右，有些勉强。
----------------------------------------------------------------------------------------------------

看完了以上，我的问题来了，麻烦请高手解惑！

（aaaa) 最主要的问题：
按照设计要求，我采用的OPAMP的结构是否合理？LDO的OPAMP都有哪些常用结果？他们都有什么样的优缺点？
在拿到设计的时候，根据要求该如何定自己的电路拓扑结构？有好资料推荐一下，我英语很不好，最好是中文资料哈。。

（bbbb)设计要求中没有要求基准电流的大小，我是为了完成设计要求，仿真时自行的决定为0.5uA，这种做法在实际芯片设计的时候，
会出现什么样的问题？还有，我学画过Layout，做设计的时候，极不情愿把MOS管的M数设置为奇数，做这个设计的时候，我实在无法满足
电流条件和负载过渡load regulation条件，为了增大OPAMP输出级PMOS的过驱动电压Vov，降低左边支路的电路，采用了奇数，不得已啊，
实际芯片设计这样可不可以啊？有什么问题吗？

（cccc）我的相位补偿用两个电容补偿，这种方法怎么样？会不会出问题，因为负载电流是变化，这种补偿，功率管处的极点和OPAMP输出级的极点是移动的。采用其他的结构设计的话，该如何补偿？

（dddd）
现在就想了这几个问题，其他的一时不知怎么问，问题太多了，自己也糊涂了。。。。。
望有经验的高手耐心指点，或讨论一下，先在此谢过。。。。。

“支持”，“学习了”之类的回复就不要回了，以防淹没好的回复，大家共同阅读，共同学习就可以啦

semico_ljj · 发表于 2012-9-16 21:57:58

电流镜结构带宽大。但是增益不高！

semico_ljj · 发表于 2012-9-16 22:02:17

可以考虑加个buffer

johnlee521 · 发表于 2012-9-16 22:24:28

回复 2# semico_ljj

嗯，确实增益不大，设计要求增益是40dB，要求不高，所以增益可以刻很好的满足。我也考虑过7管结构的两级运放设计（复杂结构不大会，呵呵），但是考虑到光两级运放自身就产生了两个极点，再加上输出极点，相位裕度就更难满足了。
现在，想试试折叠共源共栅运放结构设计，还没试，但似乎消费电流怕不好满足。。。有什么建议

johnlee521 · 发表于 2012-9-16 22:26:43

可以考虑加个buffer
semico_ljj 发表于 2012-9-16 22:02

登录/注册后可看大图

嗯，看过一些文献，都用了Buffer，我不大会用，尤其怎么设置管子的参数，而且，有个疑问，如果加了buffer，会不会产生额外的极点，对系统会不会产生比较大的影响？

万水之源 · 发表于 2012-9-16 22:28:30

你这个最大电流就只有1mA吗？会不会有瞬间的大电流冲击，这时候是要靠电容去抗的，10p太小了吧！

johnlee521 · 发表于 2012-9-16 23:46:55

你这个最大电流就只有1mA吗？会不会有瞬间的大电流冲击，这时候是要靠电容去抗的，10p太小了吧！
万水之源发表于 2012-9-16 22:28

登录/注册后可看大图

10p不是我设计的电容，是设计要求里必须要有的一个电容（详见设计要求），这个电容是LDO模块内部自带的，模块设计者不可以改变。编写设计要求的leader，出发点可能是作为，LDO模块后级连接电路的栅电容。你可能以前看到的设计负载电容很大，那是额外的外附电容，所以很大，如果做在芯片里面，0.18的工艺面积可以想象。。。