请教一个入门级问题，随机激励的产生

yushuiyang1986

TB的目标大概是这样的，例如，在1000（random的）个clk内，随机插入356（同样是random的）个data_valid的信号，其余为无效信号，从而验证module在不同的输入波特率下的数据处理情况。请问可不可以直接用Verilog做这样的测试，或者用perl脚本？可以的话如何做？
如果用其他的语言或方法，有没有相对比较可行的，之前想过用SystemVerilog，不过不知道如何产生，而且似乎NC-Verilog对SV的支持也不太好。
请大神指点!多谢

guantou

可以参考《systemverilog for verification 3th》的例子：Random strobe pattern class

yushuiyang1986

可以参考《systemverilog for verification 3th》的例子：Random strobe pattern class
guantou 发表于 2012-8-15 12:48

                               
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   有没有办法不用SV，NC-Verilog对SV的支持不是很好

guantou

可以使用采用不重复随机数的方法。在1000个数字中随机取出356个数字，然后将这些数字排列好，产生data_valid
每次改换种子就可以实现不同的随机

oscillator_cn1

回复 3# yushuiyang1986
你用的nc是哪个版本呀？ius8.2就能支持sv了呀。你平常跑仿真都是用什么命令呀？

yushuiyang1986

回复 2# guantou

有没有办法不用SV，NC-Verilog对SV的支持不是很好

yushuiyang1986

回复 5# oscillator_cn1

   ncverilog -f filelist.f    verdi -f filelist.f &
   如果用SV，把tb.v 改成.sv, 脚本加上 -sv。这样编译没问题，不过verdi会报有问题。同样的tb，去掉SV的选项就完全正常
   可能我用的命令不对吧？

oscillator_cn1

我通常是用irun ，而且-sv是在filelist外面
irun -sv -f filelist.f
然后不知道你verdi是哪个版本的，反正我用的verdi比较旧，是2007，不过也支持systemverilog了。verid由于不是常用，所以，通常是先起verdi，然后再import design，在Language里面选择systemverilog，选中filelist，就可以load设计了，并没有错误。

yushuiyang1986

回复 8# oscillator_cn1


   可能是verdi少了language的步骤，不过目前平台是verilog的，不太想改成SV的，以后有时间试一下，先谢谢了～