画时序图工具-TimeGen 3.2-TimingDesigner 9.2安装及破解文件（验证可用）

zyffpga · 发表于 2011-9-6 22:12:00

好东东谢谢分享

xdyu85 · 发表于 2011-9-7 10:45:57

这个工具确实不错，以前都不知道呢

bjrr · 发表于 2011-9-14 00:39:01

顶了~~ 感谢分享

kennycs · 发表于 2011-9-21 14:14:42

顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶

plumbin · 发表于 2011-9-23 15:07:42

很好，看看

dianxin05323 · 发表于 2011-9-30 15:57:05

建议初学者养成先画时序图后写代码的习惯，这样会少走很多弯路。这两个工具都不错，版本也比较新~

ic_qiand · 发表于 2011-10-2 00:23:53

本帖最后由 ic_qiand 于 2011-10-2 00:28 编辑

EMA TimingDesigner: 时域分析和图示工具
一款灵活、交互式的时域分析和图示工具。适用于数字集成电路和印刷电路板设计。Forte Design Systems公司的Chronology部门发布了新版本的TimingDesigner交互式时序分析和图表工具，以增强其项目管理和时序接口设计功能。
TimingDesigner 新的项目管理器简化了时序信息交换，使用户能更有效地管理高性能接口的规范和分析，实现数字IC和电路板设计工作。该工具现在已允许用户在同一个项目内排列多个图表组元。组元和模块可以在单个树状结构中排列并显示，在项目图表中还提供了所有违反约束的概要列表。设计人员也可将不同组元的两个图表合并，创建出一个能自动处理组元连接，有助于管理重复信号和传播延迟的接口。现在，设计人员可以对特定图表及其相关路径实现本地化库管理，避免通过网络访问大型资源库而耗费大量时间。为了简化分析，节省调试时间，设计人员还可以为其图表选定使用的最小或最大值(而不是同时选定最大和最小值)，以便执行最佳或最差时序分析。TimingDesigner 还提供了波形分配器的信号可视化分组、字体修改器能更好地支持文档样式向导、解码值可在信号、导出信号和总线的有效边沿显示、内置了新的电子数据表，功能，提高了分析报告生成能力等增强功能。

最后，如果你么钱了…

h t t p : //dl.dbank.com/c0em7ifhmv
h t t p : //dl.dbank.com/c054gzyiqh#

不解释…

billwaston · 发表于 2011-10-2 22:29:05

谢谢分享

billwaston · 发表于 2011-10-2 22:30:35

谢谢分享

billwaston · 发表于 2011-10-2 22:31:16

谢谢分享

画时序图工具-TimeGen 3.2-TimingDesigner 9.2安装及破解文件（验证可用）

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