关于sar adc的unit cap的问题

keromulus · 发表于 2011-3-1 22:35:35

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在下用理想元件做了一个SAR ADC的模型，发现unit cap的取值对于最后得出的数字信号结果影响很大。
在理想的情况下，unit cap不是应该不影响结果的吗？求解答

hbchens · 发表于 2011-3-7 16:52:52

1）你的架构是对VDD采样的，比较器的输入负端会出现高于VDD的电压，当你对<vdd/2的输入电压采样时。
你的refence switch的sub一定要接最高电位，不然会漏电。
2）你如果改变unit cap值会数字输出结果不对的话，很可能你的比较器的kickback很严重，kickback到你的dac上了，看看你DAC上的电压。
‘发现unit cap的取值对于最后得出的数字信号结果影响很大。’
问题描述不是很清楚，能否更详细地描述一下

keromulus · 发表于 2011-3-7 17:34:11

问题解决了，检查发现原来是reset和另外一个时序有重合部分，MSB的三个开关有两个会同时导通，导致第一个bit的采样结果不对...
感谢楼上！

abab1394 · 发表于 2011-3-7 17:58:24

DAC output的电压会过高，导致 switch的 PN juntion 漏电。简单办法是比较器的共模电平设为0.5VDD。

keromulus · 发表于 2011-3-7 19:57:27

有道理，所以我打算用voltage doubler来增大off state时siwtch 的gate voltage

hbchens · 发表于 2011-3-8 18:09:49

回复 5# keromulus

你单纯提高gate电压没用的，要提高sub的电压才行。

keromulus · 发表于 2011-3-9 14:47:27

回复 6# hbchens

请问什么是sub的电压？

hbchens · 发表于 2011-3-10 14:29:32

回复 hbchens

请问什么是sub的电压？
keromulus 发表于 2011-3-9 14:47

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是指你PMOS的bulk，因为你dac的输出（PMOS的drain端）电压高于VDD，如果你把bulk接VDD的话，那么你的drain端到bulk的PN junction是正偏的（>VTH的话就导通了）。所以说你的PMOS的switch会漏电，随着你采样的电压值改变而改变。也就是说你的ADC和你的输入信号相关了，也就会引入谐波，你做FFT可以很明显地看到。
解决办法要么可以将你的这个PMOS的well单独画，接到DAC的输出端，或者直接boost到2VDD。

3Peakic_D · 发表于 2013-12-18 08:49:55

看看SAR ADC怎么弄

ralphtw · 发表于 2014-6-27 23:30:56

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