放大器电路建立时间

lewdster7497 · 发表于 2010-12-20 16:33:42

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本帖最后由 lewdster7497 于 2010-12-20 21:44 编辑

各位高手 , 想问一下有关全差动OP 测试settling time

这是OP 开回路增益为93dB PM 约70度 cload 1p

登录/注册后可看大图

按照着找到的文献所模拟的settling time 如下

登录/注册后可看大图

但是rise time 跟fall time 却不一样?

有高手可以隔空抓藥嗎?

謝謝了

lixiaojun707 · 发表于 2010-12-20 16:39:56

回复 1# lewdster7497

下面链接里是一个关于放大器建立时间的资料，希望对你有帮助！

http://bbs.eetop.cn/thread-277221-1-2.html
放大器建立时间的资料，很不错——来自ADI

lewdster7497 · 发表于 2010-12-20 17:41:54

回复 2# lixiaojun707

谢谢
不过是需要全差分输出

wwm101 · 发表于 2010-12-20 19:56:36

+接+，你这不是在做振荡器吗？

lewdster7497 · 发表于 2010-12-20 21:50:08

回复 4# wwm101

更正过来了

但发现rise time 跟fall time 却不一样?

wwm101 · 发表于 2010-12-21 11:15:36

回复 5# lewdster7497

你内部有用电容的米勒补偿吧,具体可以看alen的书,在运放测试与仿真那一节有稍微讲到一些,

vdslafe · 发表于 2010-12-21 11:21:55

运放的输入共模怎么定的？

lewdster7497 · 发表于 2010-12-22 00:18:32

回复 7# vdslafe

大哥你说到重点了

仔细看了一下

运放输入没有电压

但若是再输入端给直流电压

运放输出又会被限制住

这该如何是好?

vdslafe · 发表于 2010-12-22 09:13:52

cap-cap 反馈，要不用在switched-cap
要不你就加一个大电阻和feedback cap 并联，不过这样就是一个高通电路了

lewdster7497 · 发表于 2010-12-22 11:26:58

回复 9# vdslafe

感谢大哥有想法了用switch-cap 测应该没错

谢谢

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