请教同步BUCK DCDC中与电感连接的芯片输出端的信号上升下降时间如何确定？

chudong · 发表于 2010-1-7 10:25:54

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请教各位：
在设计同步DCDC BUCK时，与电感相连接的芯片PWM信号输出端的上升下降时间如何确定？时间太长了影响效率，太短了有可能会造成输出的功率管Latch up，如何折衷考虑？

chudong · 发表于 2010-1-8 14:09:18

怎么没有回复？是不是问题太笼统了？
如下图主要是SW PIN脚的上升下降沿！

ytyash2 · 发表于 2010-1-9 10:26:25

要看你的gate driver IC dv/dt的能力。设计正确的driver不应该有dv/dt的问题。SW node的slew rate原则上讲是越快越好，这样switching loss小，但是还有一些其他的考虑，比如EMI，下管cdv/dt turn on，overshoot引起的break down等等。在兼顾这些的同时，应该越快越好。

chudong · 发表于 2010-1-11 14:23:15

不知道业界有没有一个大概的经验值，比如内部电路频率为多少的时候对应的上升下降时间的大概范围？

wind2000sp3 · 发表于 2010-6-29 16:52:22

顶起来，同问

axin007 · 发表于 2010-7-9 23:14:15

同问一下啊

cocoa623 · 发表于 2010-7-10 16:12:12

这个需要考虑寄生效应
一般的话几个ns差不多吧
如果重叠的话应该不是latch up 而是 short through 就是上下管同时开启

雨田 · 发表于 2010-8-2 15:50:32

我记得National Semi有一个application notes对gate drive有介绍，TI好像也有一篇，你可以在网上找找看看呀，我找到发给你

skycloud · 发表于 2010-8-2 19:36:33

8# 雨田

雨田兄，找到的话，麻烦上传共享一下，期待这份资料。

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