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CML结构的divider by 3怎么做?

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发表于 2009-7-30 16:01:09 | 显示全部楼层 |阅读模式

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CML结构的divider by 3怎么做?用怎样的结构啊,哪位有这方面的资料,谢谢
发表于 2009-7-30 17:14:07 | 显示全部楼层
counter...
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发表于 2009-7-30 19:47:43 | 显示全部楼层
很简单,divider-by-2基础上再吞掉一个时钟;
具体CML结构的D触发器,google很多!
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发表于 2009-7-30 19:53:02 | 显示全部楼层
A Design Methodology for MOS Current-Mode Logic Frequency Dividers

输出占空比为50%的三分频器,CML实现

A Design Methodology for MOS Current-Mode Logic Frequency Dividers.pdf (801.29 KB , 下载次数: 1030 )
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 楼主| 发表于 2009-7-30 20:38:14 | 显示全部楼层






谢谢! 另外问一下,CML divider的输出幅度比较小,只有Iss×R,只有几百mV,怎么整成满幅度的啊?谢谢
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发表于 2009-7-30 20:47:22 | 显示全部楼层
可以先用一个电流镜负载的运放双转单,然后用反相器整一下,第一级反相器可能得用个大电阻反馈(跨在输入和输出)来确定一下静态工作点,
如果输入频率不高的话可以先整再用数字的三分频器来做吧
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发表于 2009-7-30 22:06:44 | 显示全部楼层
传统的CML分频器输出摆幅比较小,用改进型的,摆幅可以很大,甚至接近满摆幅。
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发表于 2009-7-30 22:10:00 | 显示全部楼层
看看文章
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发表于 2009-8-9 22:45:55 | 显示全部楼层
谢谢分享
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发表于 2009-11-24 19:52:42 | 显示全部楼层
ding 啊
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