MIT的PLL牛人Perrott的频率综合博士论文

xjjx2005

Perrott这个人凡是做PLL的人都应该很熟悉吧，尤其善于sigma-delta PLL的建模，本论坛发的一个设计PLL的工具就是他的小组设计完成的。
这个论文是97年他在MIT的博士论文，对于理解他后来发表在JSSC 和ISSCC上的各种文章有很大的帮助，推荐做PLL的朋友好好看看。
Techniques for High Data Rate Modulation and Low Power Operation of Fractional-N Frequency Synthesizers

1 Introduction 21
1.1 Area of Focus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
1.2 Modulator Architectures . . . . . . . . . . . . . . . . . . . . . . . . . 22
1.3 Phase Locked Loop Frequency Synthesis . . . . . . . . . . . . . . . . 25
1.4 DirectModulation of a Frequency Synthesizer . . . . . . . . . . . . . 28
1.5 The Challenge of Achieving High Data Rates and Low Noise . . . . . 31
1.6 ProposedMethod . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
1.7 Issues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
1.8 Implementation Highlights . . . . . . . . . . . . . . . . . . . . . . . . 35
1.8.1 Divider . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
1.8.2 Loop Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
1.8.3 Σ-Δstructure . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
1.9 Contributions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
1.10 Overview of Thesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
2 Modeling 43
2.1 PLL Basics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
2.2 Frequency DomainModel . . . . . . . . . . . . . . . . . . . . . . . . 44
2.2.1 Definition of Phase/Frequency Signals . . . . . . . . . . . . . 44
2.2.2 Derivation of PFDModel . . . . . . . . . . . . . . . . . . . . 46
2.2.3 Derivation of DividerModel . . . . . . . . . . . . . . . . . . . 47
2.2.4 Modeling of Divider Sampling Operation . . . . . . . . . . . . 48
2.2.5 OverallModel . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
2.3 Parameterization of the PLLModel . . . . . . . . . . . . . . . . . . . 51
2.4 Frequency ControlWithout Σ-ΔModulation . . . . . . . . . . . . . . 52
2.5 Σ-ΔModulation Principles . . . . . . . . . . . . . . . . . . . . . . . . 53
2.5.1 Fractional-N ModulatorModel . . . . . . . . . . . . . . . . . 54
2.6 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
3 Noise Properties of a Modulated Synthesizer 57
3.1 The Relationship Between Φtn (t), Φmod (t), and the Output Spectrum 57
3.2 Interaction of Modulation and Noise on Output Spectrum . . . . . . 59
9
10 CONTENTS
3.3 The Influence of PLL Parameters on Noise Performance . . . . . . . . 60
3.3.1 Qualitative Analysis . . . . . . . . . . . . . . . . . . . . . . . 61
3.3.2 Quantitative Analysis . . . . . . . . . . . . . . . . . . . . . . . 62
3.4 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
4 The Challenge of High Data Rate Modulation 65
4.1 Data Rate versus PLL Bandwidth . . . . . . . . . . . . . . . . . . . . 67
4.2 Data Rate versus PLL order and Σ-Δ Sample Rate . . . . . . . . . . 69
4.3 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
5 Proposed Approach 73
5.1 Derivation of Compensated FIR Filter Under GFSK Modulation . . . 74
5.2 Implementation of Compensated FIR Filter . . . . . . . . . . . . . . 75
5.3 Achievable Data Rates . . . . . . . . . . . . . . . . . . . . . . . . . . 76
5.3.1 Available Dynamic Range . . . . . . . . . . . . . . . . . . . . 76
5.3.2 Dynamic Range Requirements Versus Data Rate . . . . . . . . 78
5.3.3 Achievable Data Rates versus n and 1/T . . . . . . . . . . . . 82
5.3.4 Simulated Signals at 3.33Mbit/s . . . . . . . . . . . . . . . . 83
5.4 ROMPower Savings . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
5.5 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
6 The Influence of Mismatch 87
6.1 The Choice of Loop Filter . . . . . . . . . . . . . . . . . . . . . . . . 87
6.2 Resulting Closed Loop Behavior . . . . . . . . . . . . . . . . . . . . . 88
6.3 Effect on Compensation . . . . . . . . . . . . . . . . . . . . . . . . . 89
6.4 Additional Sources ofMismatch . . . . . . . . . . . . . . . . . . . . . 91
6.5 Minimization ofMismatch . . . . . . . . . . . . . . . . . . . . . . . . 91
6.6 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
7 Divider 95
7.1 Architectural Approach . . . . . . . . . . . . . . . . . . . . . . . . . . 95
7.1.1 The Dual-Modulus Divider . . . . . . . . . . . . . . . . . . . . 96
7.1.2 A Multi-Modulus Divider Architecture . . . . . . . . . . . . . 97
7.1.3 Divide-by-2/3 Architecture . . . . . . . . . . . . . . . . . . . . 97
7.2 Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
7.2.1 Divide-by-2/2.5/3/3.5 Core Design . . . . . . . . . . . . . . . 103
7.2.2 Divide-by-2/3 Core Design . . . . . . . . . . . . . . . . . . . . 110
7.2.3 Control Qualification Circuits . . . . . . . . . . . . . . . . . . 113
7.2.4 Mapping Logic . . . . . . . . . . . . . . . . . . . . . . . . . . 114
7.3 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
CONTENTS 11
8 Digital Data Path 117
8.1 Topology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
8.2 Pipelining Technique . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
8.3 Depth of Pipelining . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
8.4 Circuit Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . 122
8.5 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
9 Analog Phase Comparison Path 125
9.1 Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
9.1.1 PFD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
9.1.2 Charge Pump . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
9.1.3 Loop Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
9.1.4 D/A Converter and Biasing . . . . . . . . . . . . . . . . . . . 133
9.2 Modeling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
9.2.1 Switched Capacitor Implementation . . . . . . . . . . . . . . . 136
9.2.2 Integrating Section . . . . . . . . . . . . . . . . . . . . . . . . 141
9.2.3 OverallModel . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
9.3 The Impact of Large Pulse Widths in Ie(t) . . . . . . . . . . . . . . . 144
9.3.1 Examination of Power Spectrum of IIN (t) at 2.5 Mbit/s . . . . 146
9.3.2 Explanation for Existence of Spurs at Multiples of 1/Td . . . . 148
9.4 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
10 Prototype System 153
10.1 Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
10.2 LinearizedModel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
10.3 Selection of Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . 155
10.4 Noise Calculations . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
10.4.1 A Simplified Model for Noise Analysis . . . . . . . . . . . . . 160
10.4.2 Resulting Transmitter Output Noise . . . . . . . . . . . . . . 162
10.5 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
11 Results 165
11.1 Baseline Performance . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
11.1.1 Ideal Performance . . . . . . . . . . . . . . . . . . . . . . . . . 166
11.1.2 Influence of Noise on Output Spectrum . . . . . . . . . . . . . 167
11.2 Modulation Performance . . . . . . . . . . . . . . . . . . . . . . . . . 167
11.2.1 Simulation Results . . . . . . . . . . . . . . . . . . . . . . . . 168
11.2.2 Measured Results . . . . . . . . . . . . . . . . . . . . . . . . . 171
11.3 Noise Performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
11.3.1 Noise Measurement Considerations . . . . . . . . . . . . . . . 173
11.3.2 Simulated Results . . . . . . . . . . . . . . . . . . . . . . . . . 175
11.3.3 Measured Results . . . . . . . . . . . . . . . . . . . . . . . . . 178
12 CONTENTS
11.4 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
12 Conclusions 181
12.1 Future Research . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182
References 183
A Board Design 189
A.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
A.2 Schematics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
A.3 layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
A.4 Mechanical Information. . . . . . . . . . . . . . . . . . . . . . . . . . 193
B Bonding Diagram

下面的是他05年指导的一个博士论文，感兴趣的也可看看。
Low Phase Noise, High Bandwidth Frequency Synthesis Techniques

Contents
1 Area of Focus: Fractional-N Synthesis 29
1.1 The Issue of Fractional-NQuantization Noise . . . . . . . . . . . . . 30
1.2 Prior Work Aimed at Reducing Fractional-N Quantization Noise . . . 31
1.3 Proposed Quantization Noise Reduction Technique . . . . . . . . . . 33
1.4 Thesis Scope and Contributions . . . . . . . . . . . . . . . . . . . . . 35
1.4.1 System Analytical NoiseModeling . . . . . . . . . . . . . . . . 36
1.4.2 BehavioralModeling and Simulation . . . . . . . . . . . . . . 37
1.4.3 Circuit Design . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
1.4.4 Measured Results . . . . . . . . . . . . . . . . . . . . . . . . . 42
1.4.5 Thesis Outline . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
2 Frequency Synthesis Background 45
2.1 Motivation for Fractional-N Synthesis . . . . . . . . . . . . . . . . . . 45
2.1.1 Mixer-based Transceivers . . . . . . . . . . . . . . . . . . . . . 45
2.1.2 DirectModulation Transmission . . . . . . . . . . . . . . . . . 47
2.2 Frequency Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
2.2.1 Integer-N Synthesis . . . . . . . . . . . . . . . . . . . . . . . . 48
2.2.2 Fractional-N Synthesis . . . . . . . . . . . . . . . . . . . . . . 49
2.2.3 Phase Interpolation Based Fractional-N Synthesis . . . . . . . 52
2.2.4 ΣΔFractional-N Synthesis . . . . . . . . . . . . . . . . . . . . 54
2.3 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
13
3 Fractional-N Synthesizer Noise Modeling 57
3.1 Basics of NoiseModeling of Fractional-N Synthesizers . . . . . . . . . 57
3.2 A New AnalyticalModel View of Fractional-N Synthesizers . . . . . . 60
3.2.1 Phase Interpolation Fractional-N Synthesis . . . . . . . . . . . 61
3.2.2 ΣΔFractional-N Synthesis . . . . . . . . . . . . . . . . . . . . 70
3.2.3 Similarity Between a Fractional-N Synthesizer and ΣΔ MASH
DAC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
3.3 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
4 Proposed Quantization Noise Reduction Technique 75
4.1 The PFD/DAC Approach . . . . . . . . . . . . . . . . . . . . . . . . 76
4.1.1 The PFD/DAC Approach: Constant Charge Delivery . . . . . 78
4.1.2 Comparison of Charge Balance in a Classical Fractional-N Synthesizer
with the PFD/DAC Synthesizer . . . . . . . . . . . . 82
4.1.3 An Alternative Explanation of the PFD/DAC Approach . . . 84
4.1.4 Model for the PFD/DAC Synthesizer . . . . . . . . . . . . . . 89
4.1.5 The Issue ofMismatch . . . . . . . . . . . . . . . . . . . . . . 90
4.2 Proposed Solution: A Mismatch Compensated PFD/DAC Synthesizer
Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
4.2.1 Using a Noise Shaped Cancellation DAC for Improved In-band
Noise . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
4.2.2 Non-idealitiesWithin the Charge-box . . . . . . . . . . . . . . 95
4.2.3 PFD/DAC Unit Element Mismatch and Compensation . . . . 96
4.2.4 PFD/DAC Internal Timing Mismatch and Compensation . . . 97
4.2.5 Shape Mismatch Between the Error Signal and Cancellation
Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
4.3 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
5 Behavioral Simulation of Fractional-N Synthesizers 105
5.1 Setting the PLL Dynamics and Preliminary Noise Analysis Using the
PLL Design Assistant . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
14
5.2 PFD/DAC Synthesizer Base BehavioralModel . . . . . . . . . . . . . 109
5.2.1 Loop Filter and Loop Gain Calculation . . . . . . . . . . . . . 111
5.2.2 Baseline Noise Calculations . . . . . . . . . . . . . . . . . . . 112
5.2.3 Detector Phase Noise Calculation . . . . . . . . . . . . . . . . 113
5.2.4 VCO Phase Noise Calculation . . . . . . . . . . . . . . . . . . 115
5.2.5 Baseline Phase Noise Simulation . . . . . . . . . . . . . . . . . 118
5.2.6 Baseline Dynamic Performance . . . . . . . . . . . . . . . . . 119
5.3 Behavioral Simulation of Non-Idealities and Proposed Compensation
Techniques . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
5.3.1 Compensation of Magnitude Mismatch in the Charge-Box . . 121
5.3.2 Source of Unit Element Mismatch . . . . . . . . . . . . . . . . 124
5.3.3 Compensation of TimingMismatch in the Charge Box . . . . 125
5.3.4 Eliminating ShapeMismatchWith a Sample-and-Hold . . . . 127
5.3.5 A Digital Compensation Scheme for Reducing Shape Mismatch
Spurs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
5.3.6 Impact of Finite PFD/DAC Settling . . . . . . . . . . . . . . 132
5.3.7 Impact of Finite Charge-Pump Output Impedance . . . . . . . 134
5.3.8 Impact of Unity Gain Buffer Non-linearity . . . . . . . . . . . 137
5.4 Choosing the PFD Architecture for Best Charge-Pump Linearity . . . 141
5.4.1 Classic Tri-state PFD. . . . . . . . . . . . . . . . . . . . . . . 141
5.4.2 Overlapping Tri-state PFD . . . . . . . . . . . . . . . . . . . . 144
5.4.3 Offset Tri-state PFD . . . . . . . . . . . . . . . . . . . . . . . 146
5.4.4 Overlapping and Offset PFD . . . . . . . . . . . . . . . . . . . 148
5.5 GMSKModulated Synthesizer Model . . . . . . . . . . . . . . . . . . 149
5.5.1 Direct GMSKModulation . . . . . . . . . . . . . . . . . . . . 149
5.6 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
6 Circuit Design 155
6.1 Divider and Divider Retimer . . . . . . . . . . . . . . . . . . . . . . . 156
6.1.1 High-speed,Multi-modulus Divider . . . . . . . . . . . . . . . 157
15
6.1.2 Retiming and the Issue of Meta-stability . . . . . . . . . . . . 157
6.1.3 Divider Retimer . . . . . . . . . . . . . . . . . . . . . . . . . . 159
6.1.4 A Phase-space Methodology for Understanding Divider Retiming160
6.1.5 Divider Retimer Operation In Phase-space . . . . . . . . . . . 162
6.2 PFD Logic and Timing Compensation . . . . . . . . . . . . . . . . . 165
6.3 PFD/DAC Unit Element Current Source . . . . . . . . . . . . . . . . 167
6.4 Loop Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
6.5 Unity Gain Inverting Buffer . . . . . . . . . . . . . . . . . . . . . . . 173
6.6 Op-amp and Buffer Noise Considerations . . . . . . . . . . . . . . . . 175
6.7 Sample and Hold Circuitry . . . . . . . . . . . . . . . . . . . . . . . . 176
6.7.1 Charge Injection and Compensation . . . . . . . . . . . . . . . 178
6.7.2 Differential-to-single-ended Converter . . . . . . . . . . . . . . 181
6.8 High Speed I/O Design . . . . . . . . . . . . . . . . . . . . . . . . . . 183
6.8.1 VCO and Reference Input Buffer . . . . . . . . . . . . . . . . 183
6.8.2 Output Band Select Divider . . . . . . . . . . . . . . . . . . . 184
6.9 Prototype PFD/DAC Synthesizer IC . . . . . . . . . . . . . . . . . . 186
6.10 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
7 Measured Results 187
7.1 Prototype Mismatch Compensated PFD/DAC Synthesizer System . . 188
7.1.1 System Programmability . . . . . . . . . . . . . . . . . . . . . 188
7.2 BaselineMeasured Performance: The Integer-N Synthesizer . . . . . . 190
7.2.1 Reference Buffer Jitter Induced Noise . . . . . . . . . . . . . . 193
7.2.2 PFD Reset Jitter Induced Noise . . . . . . . . . . . . . . . . . 195
7.2.3 Reference Jitter Extraction Using the AnalyticalModel . . . . 198
7.3 Un-Modulated PFD/DAC Synthesizer Measured Performance . . . . 200
7.3.1 PFD/DAC Synthesizer Vs. Integer-N Synthesizer . . . . . . . 200
7.3.2 PFD/DAC Timing Mismatch Extraction Using the Analytical
Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
7.3.3 Dynamic Response . . . . . . . . . . . . . . . . . . . . . . . . 203
16
7.3.4 PFD/DAC Synthesizer Vs. ΣΔSynthesizer . . . . . . . . . . 204
7.3.5 Impact of Sample-and-Hold Loop Filter and Spurious Performance
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
7.3.6 Comparison to PriorWork . . . . . . . . . . . . . . . . . . . . 208
7.4 Modulated Synthesizer Measured Performance . . . . . . . . . . . . . 213
7.5 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
8 Conclusions and Future Work 219
8.1 Mismatch Compensated PFD/DAC Synthesizer . . . . . . . . . . . . 219
8.2 AnalyticalModeling Contributions . . . . . . . . . . . . . . . . . . . 220
8.3 BehavioralModeling Contributions . . . . . . . . . . . . . . . . . . . 220
8.4 Circuit Contributions . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
8.5 FutureWork . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
8.5.1 Quantization Noise . . . . . . . . . . . . . . . . . . . . . . . . 222
8.5.2 Intrinsic Noise . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
A Chip Pinout and Bonding Diagram 225
B Synthesizer Configuration Register 229
B.1 Register Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
B.2 General Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . 232
B.3 Bias Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234
B.4 Divider Retimer Configuration . . . . . . . . . . . . . . . . . . . . . . 236
B.5 S/H Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238
B.6 PFD Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240

hotraymanf

很好的东西，谢谢楼主。

zhanweisu27

牛人如斯


神乎其技

yahkaka

savagegarden

不知道能不能打印啊

erdong2000cn

拜读一下

cjchang1

Thanks a lot !!!!!!!!!!!!!!!!!!!!!!!!!!!!!

Louie999

101goldyayayay

superrabbit

97年博士毕业，现在应该是颠峰时刻啦

chungming

哇  感謝您  好東西一定要下載