基于SystemVerilog语言的验证学

tianxialzg · 发表于 2008-12-22 16:38:41

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1  SystemVerilog验证方法学介绍
4
1.1  验证面临挑战
4
1.2  SystemVerilog验证技术
4
1.3  产生带约束随机仿真
4
1.4  覆盖率驱动验证
5
1.5  断言
7
1.6  小结
8
2  SystemVerilog验证方法学：RTL
8
2.1  分层测试平台结构
8
2.2  自顶向下和自底向上
9
2.3  结果检查
10
2.4  覆盖率驱动验证执行
10
2.5  使用形式分析
11
2.6  产生可重用验证IP
11
2.7  小结
12
3  SystemVerilog验证方法学：ESL
12
3.1  系统级验证介绍
12
3.2  可扩展的验证单元
13
3.3  XVC管理器(XVC manager)
13
3.4  系统级验证环境
14
3.5  事务级模型（Transaction-level models）
16
3.6  小结
17
4  SystemVerilog验证方法学：采用VMM
17
4.1  采用验证方法学
17
4.2  VMM提供四类库
18
4.2.1  VMM标准库
18
4.2.2  VMM Checker库
19
4.2.3  XVC标准库
20
4.2.4  软件测试架构
21
4.3  小结
21
结束语：
21

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