中兴时钟设计方面的一篇分析文章

isant · 发表于 2008-6-23 22:36:15

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高速数字电路设计超越了简单的“1”与“0”的世界而进入模拟电路领域，避免传输线效应造成的系统故障是设计师们必须认真解决的问题。本文的目的是通过对49FCT3807与SDRAM的一驱一和一驱二时钟电路的SI（信号完整性）分析和参数的优化举例，使硬件设计工程师和PCB设计工程师了解在设计时需要考虑和注意之处。希望能够抛砖引玉。

[ 本帖最后由 isant 于 2008-6-23 22:41 编辑 ]

ffnd · 发表于 2008-6-24 09:04:27

good ! thanks

soupstrong2046 · 发表于 2008-6-24 12:49:04

DDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDD

charlie11 · 发表于 2008-7-5 21:00:22

thank you

sharc2003 · 发表于 2008-9-28 10:38:14

提示: 作者被禁止或删除内容自动屏蔽

ymj1979 · 发表于 2008-9-28 10:46:11

感谢楼主分享

amin2008 · 发表于 2008-9-28 23:41:28

看看了解一下

touchzb · 发表于 2008-10-1 18:16:26

看看了解一下,谢谢。

ws781129 · 发表于 2008-10-2 13:28:46

ding!

钰头 · 发表于 2009-2-11 23:23:06

我想学习一下

sharc2003 sharc2003 当前离线积分 2 头像被屏蔽	发表于 2008-9-28 10:38:14 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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