在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
收藏本版 (10) |订阅

Cadence PCB 今日: 0|主题: 350|排名: 51 

[求助] candece有没有提供linux版本的呢 jinyi7016 2019-3-13 811947 cuijiecn 2021-9-28 17:07
[求助] Cadence SPB linux版本具有PSPICE仿真功能吗 steven0820 2016-6-16 14395 zampple 2021-8-10 08:35
[求助] 【求助帖】cadence virtuoso无法加入label 新人帖 attach_img nvmjom 2021-4-18 28483 黄焖鸡 2021-7-16 13:48
[求助] cadence SPB 16.6 破解不完整 peleGuo 2018-2-26 310959 bruce8949 2021-6-25 13:28
[求助] 怎么给出PCB设计的信号完整性约束? daizyvce 2017-9-29 68013 bruce8949 2021-6-25 13:25
[求助] Cadence16.5画元件时,修改引脚名称时,引脚上移。 attach_img 打不倒的小强 2018-3-3 310282 bruce8949 2021-6-25 13:23
[求助] 在PCB版图设计中,具体什么样的线需要做等长处理? 曦玄 2019-1-24 410527 bruce8949 2021-6-25 13:18
[求助] allegro 的命令栏被关了,怎么打开? zy02752003 2017-10-30 713388 bruce8949 2021-6-25 13:16
[求助] 一个原理图的两页可以画成两块电路板吗? wolver 2017-9-6 59402 bruce8949 2021-6-25 13:15
[求助] 请问以下后缀的EDA文件有清楚的吗?有没有什么说明文档可以让我看懂文件内容的 dongjunjie 2020-3-16 13290 zampple 2021-5-15 11:41
[求助] 请问cadence allergo 16.6 有没有Linux 版的? evilfool911 2020-7-20 64625 zame 2021-4-15 18:05
[求助] 有关clarity的问题 xiaolv123 2021-2-22 03192 xiaolv123 2021-2-22 15:06
[求助] 28GHz高频下0.5mm跨距键合线优化匹配设计 Lufn 2021-2-4 14347 a104842708 2021-2-5 08:53
[求助] Cadence PCB Editor中画好的板子如何导入到ADS中进行仿真啊,求大神指导具体导入方法和步骤。 新人帖 attach_img Lufn 2020-6-29 59497 Lufn 2021-1-21 11:03
[求助] CANDENCE 问题请教 新人帖 dawndai 2020-12-10 02673 dawndai 2020-12-10 11:26
[求助] 6层和8层相同材料和板厚的情况下,价格差多少 xiaoyihu 2019-6-23 22912 haojialin1983 2020-8-14 18:15
[求助] 关于IC测试座 attach_img 王虾 2020-7-28 12286 nibafo 2020-8-7 20:27
[求助] allegro 16.6 挖空的小数点位数 attach_img markdu 2020-7-21 22572 qcjj 2020-7-28 15:35
[求助] 求助Cadence的libarary导入问题 新人帖 锦绣贡士 2020-5-16 02420 锦绣贡士 2020-5-16 11:06
[求助] 请问各位大佬我的cadence ac仿真出现了问题,频率无法跑完,请问应该怎么修改啊 新人帖 attach_img 240507lx 2020-5-11 03211 240507lx 2020-5-11 12:27
[求助] 求任意器件的GDS CMDFILE report spice文件 新人帖 精神小伙 2020-5-6 12176 精神小伙 2020-5-7 09:44
[求助] U盤 brd file 新人帖 PPTIM 2020-4-10 01487 PPTIM 2020-4-10 10:00
[求助] 关于Allegro 的自动布线功能 新人帖 zzclol 2019-4-16 32505 conghung2012 2020-2-9 11:33
[求助] DFM 工具 小菜鸟yy 2019-11-25 02161 小菜鸟yy 2019-11-25 11:00
[求助] 关于原理图和封装对应关系问题 brotherzhao 2017-7-30 43761 小甲鱼游啊游 2019-10-8 14:59
[求助] cadence资料 hengxin 2018-1-20 13039 小甲鱼游啊游 2019-10-8 14:54
[求助] allegro电源分割问题 attach_img 牛金牛 2016-10-24 22885 小甲鱼游啊游 2019-10-8 14:53
[求助] 请问大神cadence HDL创建元件时引脚间隔多大比较合适 新人帖 FFFen 2019-9-15 01701 FFFen 2019-9-15 12:30
[求助] cadence 采用Mux(二选一选择器)代替switch时报错 attach_img HelloToday 2019-5-28 03132 HelloToday 2019-5-28 12:36
[求助] PCB设计工程师应该学习哪些电磁场、微波方面的知识? 林坚 2018-8-1 52976 yhmwjmm 2019-3-20 17:20
[求助] Net named "NC" found on the design. please renamed the net jlf521 2018-8-30 59044 lewispoiuy 2019-3-18 10:50
[求助] cadence Allegro PCB Designer dongjunjie 2019-2-19 01920 dongjunjie 2019-2-19 14:28
[求助] Cadence安装的路径里面找不到Licence Manager文件,Licence Manager已经安装了啊 srj915 2017-4-6 65637 amin1313 2019-2-7 05:25
[求助] cadence 16.6原理图PCB不能交互 好猪让白菜拱了 2017-7-14 67701 Andy126 2018-12-12 12:06
[求助] design cache路径不对怎么办 jlf521 2018-8-31 02771 jlf521 2018-8-31 09:58
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-4-27 03:32 , Processed in 0.020472 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块