如何设计一个加减可逆计数器

x1esss · 发表于 2024-7-16 15:51:39

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如图，一开始用异或门和DFF设计的，但发现当选择信号改变时，输出也会跟着变，不会在上一状态的基础上进行加减，那应该怎么合理的设计这一结构呢，请大佬指教

shanklin · 发表于 2024-7-16 19:10:38

这种电路的话，写个verilog拿标准单元DC综合一下，再把网表导入virtuoso不方便吗？

x1esss · 发表于 2024-7-16 19:28:49

shanklin 发表于 2024-7-16 19:10
这种电路的话，写个verilog拿标准单元DC综合一下，再把网表导入virtuoso不方便吗？ ...

之前学的verilog都忘光了一点不熟悉，想看看有没有模拟的实现方法

flscut · 发表于 2024-7-16 20:42:08

写verilog不一定要自己熟悉啊，让chat-gpt帮你写不成吗？

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