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查看: 592|回复: 11

[讨论] 后端有什么问题是需要前端处理的?

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发表于 2024-3-16 15:10:31 | 显示全部楼层 |阅读模式

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后端有什么问题是需要前端处理的?
发表于 2024-3-16 15:50:24 | 显示全部楼层
千万别出逻辑bug,别都搞差不多了,突然说有个大bug,架构都要动!不改不行!那好吧,几个月的工作重新来,继续熬夜加班吧
发表于 2024-3-16 20:17:10 | 显示全部楼层
设计的太差没法实现,已经很多次要求前端重新设计
 楼主| 发表于 2024-3-16 20:33:29 | 显示全部楼层


mandrake 发表于 2024-3-16 20:17
设计的太差没法实现,已经很多次要求前端重新设计


hold time violation??
发表于 2024-3-16 20:49:26 | 显示全部楼层


scutlee 发表于 2024-3-16 20:33
hold time violation??


memory选型不对,memory选的太大根本没法走线,而且memory输出没有register挡一下,timing没法满足,这样的设计都打回去重新改。
发表于 2024-3-21 20:44:22 | 显示全部楼层
前端可以挖很多坑,比如:写出的rtl不可综合啦, 逻辑级数太多频率上不去啦, 随便拿组合逻辑玩弄clk信号啦...
 楼主| 发表于 2024-3-22 22:41:14 | 显示全部楼层


winst 发表于 2024-3-21 20:44
前端可以挖很多坑,比如:写出的rtl不可综合啦, 逻辑级数太多频率上不去啦, 随便拿组合逻辑玩弄clk信号啦... ...


set uptime violation应该看DC的报告就能发现了吧。拿计数器分频不行嘛
发表于 2024-3-27 14:47:13 | 显示全部楼层
最近做的项目遇到的设计,一个module内的十几个二级module,每个module之间都存在几万根数据连线,在50%利用率的情况下,绕线几百上千万violation,根本实现不了,瞎设计
 楼主| 发表于 2024-3-27 21:26:12 | 显示全部楼层


马奔 发表于 2024-3-27 14:47
最近做的项目遇到的设计,一个module内的十几个二级module,每个module之间都存在几万根数据连线,在50%利 ...


这是set up time violation还是hold time violation
发表于 2024-3-28 10:33:59 | 显示全部楼层


scutlee 发表于 2024-3-27 21:26
这是set up time violation还是hold time violation


是物理short,跟绕线资源有关,跟时序无关
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