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mandrake 发表于 2024-3-16 20:17 设计的太差没法实现,已经很多次要求前端重新设计
scutlee 发表于 2024-3-16 20:33 hold time violation??
winst 发表于 2024-3-21 20:44 前端可以挖很多坑,比如:写出的rtl不可综合啦, 逻辑级数太多频率上不去啦, 随便拿组合逻辑玩弄clk信号啦... ...
马奔 发表于 2024-3-27 14:47 最近做的项目遇到的设计,一个module内的十几个二级module,每个module之间都存在几万根数据连线,在50%利 ...
scutlee 发表于 2024-3-27 21:26 这是set up time violation还是hold time violation
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