Cadence Nc-Verilog

grape

我正在尝试使用virtuoso中的NC-verilog对我的原理图进行仿真。当我单击simuate时，我不断收到以下错误：


请问一下如何解决这个问题？谢谢。

xdf666

只用过AMS仿真，没用过NC verilog，不懂。