MASTER 什么时候发出 cacheable、bufferable的操作？

mokang0421 · 发表于 2021-12-31 21:35:18

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麻烦问下，像arm-core这类，什么时候才会在axi-bus上发起 cacheable、bufferable的操作，一直没搞明白。

dqwuf2020 · 发表于 2022-1-1 08:39:02

同问

mokang0421 · 发表于 2022-1-2 15:54:12

asic_service · 发表于 2022-1-3 20:03:39

这儿回答你的问题：
《On-Chip-Bus》：DDR/Cache原理，APB/AHB/AXI，bus效率分析与提升。看看能不能提升对BUS的理解。（这个比较难，不一定能完全理解。建议先看一次AMBA的协议再看）
https://www.bilibili.com/video/BV1ph411S7Cf/
https://www.bilibili.com/video/BV1up4y1b7dV/
https://www.bilibili.com/video/BV1gy4y1s79P/

mokang0421 · 发表于 2022-1-6 22:00:54

我目前理解是，Core中有MPU配置、把memory划分成8/16个区域、每个区域根据实际场景配置其属性、包括
normal-memory、decive、strong-order属性、且又有 shareable、cacheable、write-throut、write_back这类的属性。
所以AXI发起的bufferable、cacheable其实是 MPU 根据先前配置过的地址属性等信息、综合考量后输出的。
希望有大佬帮解释下这个过程。
主要是为何要有Arcache、Awcache这个信号

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