使用X-hdl转换vhdl到verilog时遇到问题

anpengfei

RT，有些文件转换成功，有些转换出来却只有接口，里面没有内容，操作是一样的，未转换成功代码里用到的component也已转换过
不晓得什么原因导致的，求助用过的前辈们……
未转换成功文件：

A1985

不要相信盗版~不要相信vhdl-verilog的转换

anpengfei

A1985 发表于 2021-10-12 09:36
不要相信盗版~不要相信vhdl-verilog的转换

但是好多要转，我觉得最后formal比下，回归下，有错再改还是比自己转快啊

anpengfei

已解决……

anpengfei

vhdl -> vlog转换时遇到问题和转换出的错误：
1. entity和architecture不写在同一文件里的，部分转换出来不完整，且port中没有reg类型；
2. 输入输出为std_logic_vector类型的function转换不正确，需要自己确定function输入输出位宽，手动修改；
3. 转换出的组合逻辑always块中的赋值用的<=，需修改为=；
4. vhdl中unsigned类型数据转换后位宽不一致；
5. vhdl中某些带有大写的信号转换后成了小写；
6. vhdl中这样的port例化：A(0) => B, A(1) => C, A(3 downto 2) => D 转换不正确；
7. vhdl中for loop中有使用variable类型去截取位宽的语句 eg：A <= B(i*8+1：i*8)，转换后需套generate语句目前只编译过了……还未formal和回归……
formal中：
1. 与未注明位宽数作运算有可能导致fail，eg: A=B + 3；需标明3的位宽；
2. 有些表明状态的parameter(状态机中用到)位宽超出状态个数，eg：parameter [1:0] state_A = 0, state_B = 1(2bit位宽，2个状态)，也可导致fail，需把param A位宽改为1；

matthew_huzj

坐等楼主更新

anpengfei

matthew_huzj 发表于 2021-10-20 11:29
坐等楼主更新

不用等了，formal都过了，基本就是上面那些问题，明天再回归吧