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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › Cadence 仿真不相关电路相互影响

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查看: 1670|回复: 2

[求助] Cadence 仿真不相关电路相互影响

发表于 2015-2-11 07:11:22 | 显示全部楼层 |阅读模式

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在仿真一个采样电路时，为了比较我把两个不同的SH电路（SH_1，SH_2）放在一个schematic里仿真，但是他们相互之间没有连接（已经检查很多次）结果在测SH_1的SNDR时我发现留着SH_2，SNDR=80dB，删掉SH_2的话SNDR=70dB，

这个是什么原理啊，头大，求指教啊

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发表于 2015-2-11 09:32:50 | 显示全部楼层

莫非两电路有相同名字的节点？又或者通过电源建立了联系？可以给两个不同的电源，分别供电，进行验证。期待楼主的结果。

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发表于 2015-2-11 20:36:46 | 显示全部楼层

还是有连接，不然，是没有影响的，仔细检查电路，看是否有内部的节点有相同的名字

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