opa loop simulation(phase 曲线) class AB

大大山 · 发表于 2012-7-15 14:05:05

回复 11# chenxiaoming

no.....

大大山 · 发表于 2012-7-16 00:00:31

anyone get this question , ever.

大大山 · 发表于 2012-7-17 10:40:00

回复 6# totowo

no....

大大山 · 发表于 2012-7-19 22:01:00

...ding......

ralphtw · 发表于 2012-10-22 11:26:45

how to solve it ?!

tangyaoyun · 发表于 2013-4-15 10:14:07

顶，等着楼主上图

jeff_zx · 发表于 2013-4-15 14:12:06

这个问题，好几年前遇到过。当时用的是TSMC 0.25um的工艺，仿真的结果和你这个一样。
我当时怀疑是spice model的问题，找了很久，发现是由表征CMOS漏电参数的因子引起的，把其中的系数改成0，就正常了。
就这个问题和TSMC SPICE model组的人电话会议过很多次，最后，他们也确认这种现象是这个因子引起了。
但确实最后也没找到引起这种现象的确切的原因，猜测的可能就是，Floating bias的漏电引起了类似零点的作用。
tran，包括tapeout都是没有问题的，而且只有class AB类似的Floating bias的时候才会出现。
现在不怎么用TSMC的工艺了，不知他们现在的model是否还有此问题

以上仅供参考

htc072201007 · 发表于 2013-4-17 18:00:41

左半平面零点会导致相位增加增益下降

丝丁 · 发表于 2014-5-27 18:12:46

这个问题，好几年前遇到过。当时用的是TSMC 0.25um的工艺，仿真的结果和你这个一样。
我当时怀疑是spice m ...
jeff_zx 发表于 2013-4-15 14:12

登录/注册后可看大图

这个问题我也碰到了，我用的是smic18的工艺，也出现了这个问题，我去看看是不是工艺问题

丝丁 · 发表于 2014-5-27 20:37:36

这个问题，好几年前遇到过。当时用的是TSMC 0.25um的工艺，仿真的结果和你这个一样。
我当时怀疑是spice m ...
jeff_zx 发表于 2013-4-15 14:12

登录/注册后可看大图

请问一下你说的这个CMOS漏电参数因子是什么参数，在哪里修改呢？

[求助] opa loop simulation(phase 曲线) class AB

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