关于verilog学习的请教

岁月永恒 · 发表于 2012-6-20 10:17:23

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大家好，

我是verilog的初学者，看过几本verilog的书籍，对里面简单的例子已经非常熟悉。

最近在研究uart的verilog实现方法，发现在uart的例子中，每句话、每个always块是什么意思肯定是明白的。但对于时序很吃力的可以看个大概，且各个always快相互影响、相互制约有点看不太明白。如果自己动手写肯定还差很多。想跟大家请教一下，对于我现在这种学习水平，怎样才能提高verilog水平，需要从哪开始着手进行练习。

谢谢~

falloutmx · 发表于 2012-6-20 10:21:16

你这个就是时序不清楚，首先弄清楚UART的时序控制流程，然后通过仿真看波形，然后进行分析

岁月永恒 · 发表于 2012-6-20 10:26:53

回复 2# falloutmx

是不是我多分析几个类似的verilog程序，verilog水平就会提高？

tigerjade · 发表于 2012-6-20 12:59:55

一定要自己写。看别人的，看一辈子也学不会什么东西。自己写的东西，找个fpga调一调，什么东西很快就学会了。

falloutmx · 发表于 2012-6-20 14:29:48

要自己写才会有提高，我说的是学习人家代码时候的方法

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