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5nm 112Gbps 最新一代 SerDes IP 时钟设计详解

热度 15已有 1490 次阅读2022-7-20 12:49 |系统分类:芯片设计

来源:EETOP公众号

各种终端应用对更快数据速率的持续需求促使开发了最新一代的 SerDes 硬件,目前的速率已达到 112Gbps例如,数据中心架构中的网络交换机开始利用这些新的 112Gbps 实施(51.2Tbps  512 个通道)提供 51T 的吞吐量。

112Gbps SerDes设计将根据应用情况在各种配置中被采用。下图展示了长距离(LR)、中距离(MR)、极短距离(VSR)和超短距离(XSR)拓扑,其中112G信令路径在每个拓扑中都突出显示。

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这些配置的插入损耗、每比特功率和误码率(BER)要求变化很大——SerDes设计满足所有这些使用情况的约束是相当大的。

然而,高速 SerDes IP 的设计还有另一个考虑因素——即需要在与这些标准相关的数据速率范围内支持多种通信协议。换句话说,网络架构师需要灵活地对交换机进行编程,以支持协议内的传统数据速率,并支持最新一代的系统。下图提供了通用高速 SerDes 支持的多种协议和数据速率的示例:

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因此,协议的每个通道都必须具有独立的速率可编程性和单独的速度设置。

在最近的 VLSI 技术和电路研讨会上,来自 Cadence Design Systems 高速 SerDes 设计团队的 Aida Varzaghani 对 Cadence 的 112Gbps 设计进行了详尽的描述,该设计最近采用 5nm 技术节点制造。本文将仅重点介绍 Aida 演示的一部分,以说明集成到SerDes IP的独特时钟设计,以获得最广泛的适用性。

Cadence的 112G SerDes 的一般架构如下图所示:

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基本的宏设计是一组四通道的嵌入式全局时钟生成生单元。(可以将其他通道添加到宏中。)下图提供了一个独特的协议数据速率(和信号调制)示例,可以为共享全局时钟分布的各个通道进行编程。

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如下图所示,全局 PLL 将三个(单端)时钟分配给相邻的 Tx/Rx 通道。图中的表格说明了全局 PLL 内部压控振荡器 (VCO) 频率的示例,以及输出到通道的“全局分频器”的时钟。还显示了通道 PLL 的 VCO 频率和最终通道时钟频率。

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请注意,每个通道中都集成了一个 Tx PLL 和一个 Rx PLL。Tx 通道 PLL 合成目标频率(以 1/4 的数据速率,如稍后所述)。专用 Rx PLL 用于从输入的 SerDes 数据中恢复/跟踪时钟。

通道 Tx/Rx PLL 的时钟输入电路如下图所示:

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来自全局 PLL 分频器通道的三个输入时钟通过三个驱动器多路复用到通道 PLL,并具有可编程的三态使能。(一个缓冲器将时钟发送到下一个通道。)每个驱动器都由一个独特的LDO供电。这种配置降低了通道 PLL 时钟输入中电源噪声引起的抖动。

Tx 和 Rx PLL 是相同的,如下所示:

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每个 PLL 中的 Ring VCO 提供四个与基频相移(正交)的时钟,它定义了数据速率传输的单位间隔,如下图所示:

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数据速率是通过数字位填充实现的。Aida 还详细介绍了连续校正占空比和最小化(正交)时钟的到达偏差以减少输出抖动的方法。

Rx 时钟数据恢复功能由相位内插器支持,该内插器将 Rx 时钟相位调整到反馈分频器和输入相位频率检测器。内插器中的各个相位边沿是从振荡器内的相移信号中提取的,如上所示。

5nm 工艺节点中的 IP 测试裸片和用于表征电路的环回测试配置如下所示:

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下图显示了环回测试的 Rx 特性——特别是不同数据速率下的每比特功率和 BER。

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总结

最新一代高速 SerDes IP 的设计需要提供最大的灵活性,能够支持不同的协议标准和广泛的数据速率。每通道可编程性是网络架构师的一个重要特性。

在最近的 VLSI 技术和电路研讨会上,Cadence SerDes 团队最近着重介绍了他们的 112G IP 宏方法,特别是独特的全局和 Tx/Rx 通道时钟架构,以支持这些不同的协议和数据速率要求。

原文:

https://semiwiki.com/eda/cadence/315096-clocking-for-high-speed-serdes/

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发表评论 评论 (2 个评论)

回复 ucic78 2022-7-21 02:29
thank you
回复 hehuachangkai 2022-7-29 16:19
看看先

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