40nm版图设计

fangwang85

请教下，smic40nm工艺的模拟版图设计跟smic 0.18um工艺模拟版图设计相比，更需要注意哪些方面？有什么不同？

Noahyiyou

主要是DRC方面,其他的差别不大

晴冷天吻雪

thanks，学习了

YOUNG_GLEAM

顶一下

policectsu

   

andyfan 发表于 2018-9-19 20:16
设计人员会和你讲的吧。0.18的时候前后仿真差异不大的，40nm的时候，各种版图效应对器件的影响非常大。

简 ...

除此之外还有什么大的区别吗？再往下呢，比如到14nm 7nm，谢谢回复。

YOUNG_GLEAM

感谢分享

fangwang85

回复 9# andyfan


   40工艺比较普遍了，但是能讲清楚的人真的很少。感谢大侠无私分享

fangwang85

回复 9# andyfan


明白了， 再次感谢

andyfan

回复 8# fangwang85


   不是一定要影响力弱就好，一般的目标是尽量保证设计结果和仿真结果一致，也就是减少S2S的gap（S2S是simulation to silicon的简称）。或者说，器件模型也不是所有区间都一定准确到百分之百的，一定有一定失真的区域（相对的）。做SPICE MODEL的时候，也不会把OD画的很大，缺省的SA/SB的值是一定的，设计的时候（或者说做版图的时候）尽量用和做SPICE MODEL画法一致的管子才更正确，也就更能保证仿真结果接近实际值，而不是越大越好。像T家，设计规则里面有详细的指导，尽量按什么样的方式去画。
另外CESL是CONT ETCH STOP LAYER的简称，工艺上用来做CT的刻蚀停止层的，也是一种应力手段。你可以这么简单理解，人身上披了个被子，人就感觉到压力了。一个被子两个人一起盖，被子给人的压力就会小些吧，两个人的距离远点近点，这被子给人的压力也会变化吧？基本PSE就是这么个原理来的了。当然实际上是非常复杂的，因为CESL的应力可以是分方向的，所以有CESL和D-CESL的区别。不过这些都会反应在器件模型里面里面。

fangwang85

回复 6# firewolf223


   谢谢回复，周围环境一致，是不是说周围需要加dummy，并且dummy od的长度需要超过一定的值，我翻过一些文档。建议dummy 的od长度需要长一些，STI对dummy od超过5um，影响力会减弱。