如何简化V6 DDR3控制器的使用

lucien_1986 · 发表于 2012-3-28 00:37:24

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本帖最后由 lucien_1986 于 2012-3-28 00:38 编辑

在V6 DDR3控制器中，因为写数据通道和命令通道不是简单的FIFO接口，无法通过FIFO的将满信号进行写入的控制，只能根据命令通道和数据通道上的app_wdf_rdy信号和app_rdy信号判断数据是否成功写入，如果没有写入成功则需要重新写入。

   为了简化对V6 DDR3控制器的使用，需要对Xilinx提供的DDR3控制器源码做少量修改。DDR3控制器源码中， app_wdf_rdy信号在用户接口侧指示数据是否成功写入，由wdf_rdy_ns延迟一拍产生。wdf_rdy_ns在DDR3控制器内部用于判断数据是否写入有效。wdf_rdy_ns是由一个FIFO写入侧counter计算出来的，counter的值则取决于FIFO的读写状态。如果Counter的值大于设定的将满阈值15，则wdf_rdy_ns为0，写入的数据无效。

   为了使app_wdf_rdy信号具有将满指示效果，即把app_wdf_rdy用作反压信号时，每个写入的数据都是写入有效的，必须使app_wdf_rdy信号比wdf_rdy_ns更早的为0。wdf_rdy_ns是在counter值等于15时为0，而app_wdf_rdy应该在counter值等于15以前就为0。保险起见，可以在counter为12将app_wdf_rdy置为0。

   对于命令通道的app_rdy信号，由于产生机制过于复杂，不容易通过修改Xilinx源码来使得app_rdy信号具有提前反压效果。只能根据app_rdy信号的指示，确定上一拍数据是否成功写入。

siyuantang2016 · 发表于 2016-6-17 11:21:58

多谢分享

scorpian · 发表于 2016-3-8 16:53:42

支持，多谢分享

szq187 · 发表于 2016-3-7 21:03:19

看不懂呢

szq187 · 发表于 2016-3-4 17:06:03

谢谢分享

lovingxiuxiu · 发表于 2015-9-25 16:03:46

ISE可以生产DDR2控制器和DDR2模型以及仿真文件（读写地址和读写数据的产生），目前想通过app_*信号自己给输入，可是phy_init_done信号一直不拉高，即DDR2初始化不成功，用户无法进行读写数据和地址的输入。但是同样的模型和控制器，在ISE自己生成的测试文件下就能正确初始化和读写。phy_init_done信号是如何产生的？需要用户给什么输入信号吗？

海儿Angel · 发表于 2015-5-4 16:18:28

讲的很深入！！！

skylikeme · 发表于 2015-4-14 19:11:31

看完帖子，收获很大啊

shan5255269 · 发表于 2015-1-12 21:38:53

回复 4# lucien_1986

我最近在做DDR3的设计，用的是ISE14.6的MIG 编译成功下载到板子上以后phy_init_done信号一直不能拉高。用ILA观测，发现用户接口的读写信号app_wr_en 等所有信号都为0，,这可能是什么原因造成的呢，请教一下

wangzhencast · 发表于 2014-10-23 23:52:45

请教楼上高人，你们是啥专业啊？为啥还要把核研究的那么清楚。

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