关于同步bulk型DCDC, lowside NMOS管的控制问题

seedcloud · 发表于 2011-11-30 10:39:33

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各位大虾:
   请问一下你们设计同步bulk型DCDC, lowside NMOS管的时序时,都要考虑哪些因素呢?

   是highside PMOS关断后,lowside NMOS经过一定dead time后无条件导通; 还是highside PMOS关断后,再确定SW端低于GND后(就是再加一个比较模块)再导通. 这两者有什么优缺点吗?

   再一个过零比较时,是采用电平形式控制NMOS的关断;还是边沿模式控制NMOS的关断,这两者又有什么优缺点呢?

   我采用的是 highside PMOS关断后,lowside NMOS经过一定dead time后无条件导通,及边沿模式控制NMOS的关断. 流片后发现部分芯片无法进burst模式,正在考虑这些原因.

   欢迎大家交流,谢谢.

thomas_gui · 发表于 2025-8-3 09:00:29

哦附件不全，下载没法解压

SMU001 · 发表于 2025-8-1 20:31:48

受益匪浅

huangzhh1085 · 发表于 2024-5-22 14:03:55

这是你们要的过零检测电路吗？
https://www.bilibili.com/video/BV1CD421G7Ko/

thomas_gui · 发表于 2023-5-7 16:40:57

讨论的内容很精彩，学习了！可惜8楼的2个压缩文档不全，下载后无法解压。30楼提供的论文很好！

i0977454522 · 发表于 2021-1-21 19:00:09

thank

Youdao · 发表于 2015-3-27 13:23:52

好文。

ccp106 · 发表于 2015-3-13 22:46:12

学习者，DCDC要知道的东西太多了

simonjin · 发表于 2015-1-13 13:16:28

本帖最后由 simonjin 于 2015-1-13 13:18 编辑

Ge Jin MASc Thesis_new.pdf (2.07 MB , 下载次数: 170 )
可以参考这篇thesis的第三张，有讲怎么控制dead-time.

chenxiaoming · 发表于 2015-1-5 22:31:46

kankan

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